本文介绍了如何在Vivado中使用ILA（Integrated Logic Analyzer）进行设计调试。内容包括设置flatten_hierarchy以保留原始层次，使用mark_debug声明信号，通过综合后网表插入ILA的三种方式，设置debug_core，保存约束并进行全编译。此外，还提到了VIO虚拟引脚的使用，它可作为监测工具或信号发生器。最后，提到了通过脚本创建ILA的便捷方法。
- 当使用综合后的网表作为debug目标时，在综合设置中需要将flatten_hierarchy设置为none或者rebuild。none：完全不考虑多个层次间的综合优化，按照RTL设计的层级方式进行综合。这样的好处是可以防止要观测的信号被综合器用其他名称的信号等效实现，我们找不到。
- 对于使用HDL方式插入ILA的设计，首先需要将相应的信号使用mark_debug进行声明。但是vivado更推荐我们使用综合后的网表文件进行debug的设计，有如下三种方式插入待测信号：
- 在插入完毕信号之后，还需要对debug_core进行设置，因为有些信号可能是没有被委派时钟域的。最后将设计进行保存，将debug相关约束写入原本的约束文件。重新进行全编译。
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