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RSS订阅原创 vivado 2020.1_PLL/MMCM IP核调用
本文介绍了Xilinx FPGA中时钟IP核(clocking wizard)的配置流程。首先双击进入时钟向导界面，依次设置IP核类型、输入时钟参数和输出时钟频率（如100MHz）。随后定义locked信号用于监控PLL锁定状态，选择覆盖选项并查看设计总览。配置完成后点击"create"生成IP核，在弹出界面中选择所需的时钟输出类型（默认为Out of context per IP），最后点击"Generate"完成时钟IP核的生成。整个过程图文并茂地展示了时钟IP核从查找、配置到最终生成的完整步骤。
2025-06-10 10:13:10
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原创 vivado_使用IP核报错[Place 30-650]
摘要：在使用1g/2.5g以太网PCS/PMA或SGMII IP核时出现布线错误[Place 30-650]，解决方法为：1) 通过Vivado打开IP源文件；2) 在4个相关文件中搜索并删除IDELAYE2模块；3) 将信号直接连接至IDDR，绕过IDELAY；4) 修改后重新编译IP核文件。注意不可重新生成IP核，仅需重新编译原设计文件即可解决该布线问题。
2025-06-03 14:41:31
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原创 vivado的mark_debug用法（vhdl+verilog）
进行第2步时，注意时钟一定要是自己设置的时钟，内部自己生成的时钟会报错。在完成比特流生成之后注意到xxx.runs的文件夹中的这两个文件。在确保已开启FPGA的情况下，Open Target。点击芯片名称，可以进行编译，如添加ltx。选择Auto connect。
2024-03-20 13:35:27
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原创 FPGA 边缘检测（摄像头v5640）
capture接收摄像头配置完成的信号，当场同步信号拉低后，且行参考信号有效时进行数据的采集。但是摄像头的数据是把16位RGB拆分为高八位和低八位发送的，我们需要通过移位+位拼接的方式把两个8bit数据合并成16bit数据输出，同时为了SDRAM模块更好的识别帧头和帧尾，gauss_filter 高斯滤波器___线性平滑滤波，降低高斯噪音，即服从正太分布的噪声，图像去噪。数据处理：包括图像的灰度转化、高斯滤波、二值化，和Sobel边沿检测等。在上电等待20ms后，利用IIC协议进行摄像头的配置，
2023-06-01 18:49:58
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边缘检测源代码（ov5640）
2024-06-24
空空如也
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