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原创 揭开IP-XACT标准的神秘面纱:数字芯片设计的统一语言

在芯片设计中,IP供应商与使用者之间常常面临IP描述不统一、集成流程复杂的问题。传统方式下,IP交付物包含RTL代码、文档、仿真模型等多种文件,缺乏标准化的组织方式,导致集成效率低下。IP-XACT(Intellectual Property eXchange Architecture)标准正是为解决这些问题而诞生,它定义了一套基于XML的IP描述格式,实现了IP的标准化包装、集成与复用。提供统一的IP描述格式,消除信息歧义支持IP在不同工具链间的无缝交换简化复杂系统的集成流程。

2025-06-12 20:14:07 1309

原创 深入了解 IP-XACT 标准:数字芯片设计的关键助力

在当今复杂的数字芯片设计领域,IP - XACT 标准正发挥着日益重要的作用。对于数字芯片设计工程师、电子设计自动化(EDA)工具开发者以及整个电子系统设计社区而言,理解并掌握 IP - XACT 标准是提升设计效率、促进 IP 复用和加速产品上市的关键。本文将深入探讨 IP - XACT 标准的方方面面,带您全面认识这一标准的魅力。

2025-06-12 19:15:21 708

转载 FlexNoC入门(零)

Arteris始发IP发起的传输通过接口进入NoC,并离开NoC通过接口到达目标。其接口单元即为NIU,可以支持AXI、AHB、APB、OCP等标准类型,而且始发接口协议,数据宽度,时钟或其他属性可以不同于目标接口。

2025-05-30 14:08:24 271

原创 FlexNoC学习(二)

FlexNoC学习

2025-05-30 11:16:16 972

原创 FlexNoC学习(一)

用户手册的学习记录

2025-05-30 11:02:39 532

原创 PWM学习

若连续运行位(控制寄存器位3)置1且主计数器使能位保持置1,则无论中断是否清除,主计数器将重新开始计数;当模式选择位(控制寄存器位1)清零时,核心处于定时器模式。主计数器使能位(控制寄存器位2)置1后,主计数器开始递增。当模式选择位(控制寄存器位1)置1时,核心处于PWM模式。若主计数器使能位(控制寄存器位2)和PWM输出使能位(控制寄存器位4)均置1,端口。输出保持当前状态,直到主计数器使能位重新置1或通过外部复位/主计数器复位位(控制寄存器位7)复位计数器逻辑。写入0至控制寄存器位5可清除中断。

2025-03-26 23:58:18 1583

原创 FWFT FIFO

FWFT(First-Word Fall-Through) 是一种特殊的 FIFO 工作模式,其核心特点数据提前暴露:FIFO 非空时,第一个有效数据自动出现在输出端口

2025-03-26 22:41:18 497

原创 基于FPGA数字式竞赛抢答器

部分报告各个模块代码

2025-03-22 21:08:23 1033 1

原创 基于FPGA数字式竞赛抢答器(完整版)

FPGA课程设计报告1、报告首页2、题目及要求的功能、技术指标、硬件平台、软件工具3、课程设计目的4、系统方案设计(1)锁存鉴定模块(2)记分模块(3)动态扫描分数显示模块1)动态扫描2)译码部分(4)led灯和蜂鸣器控制模块5、FPGA总体设计(1)锁存鉴定模块(2)记分模块(3)动态扫描分数显示模块1)动态扫描2)译码部分(4)led灯和蜂鸣器控制模块6、验证方案及仿真结果(1)锁存鉴定模块(2)记分模块(3)动态扫描分数显示模块1)动态扫描2)译码部分(4)led灯和蜂鸣器控制模块顶层模块的仿真验证7

2025-03-22 21:07:54 5496 9

原创 EDA技术实验综合报告(抢答器)

前面的题目要求,设计思路,功能仿真,可以看上一篇https://blog.csdn.net/qq_45082737/article/details/106515582本来说是要做CRC的老师突然说用fpga课设的也可以(苦瓜脸,CRC的都做好了)目录一、电路综合1、使用综合工具DC,给出DC综合脚本(脚本要有必要的注释)2、给出综合报告(要有必要的分析说明)二、静态时序分析1、给出PT静态时序分析脚本(脚本要有必要的注释)。2、给出静态时序分析报告(要有必要的分析说明)。三、电路形式化验证1、给出形式化

2025-03-22 21:06:49 452

原创 EDA技术实验综合报告(抢答器)

前面的题目要求,设计思路,功能仿真,可以看上一篇https://blog.csdn.net/qq_45082737/article/details/106515582本来说是要做CRC的老师突然说用fpga课设的也可以(苦瓜脸,CRC的都做好了)目录一、电路综合1、使用综合工具DC,给出DC综合脚本(脚本要有必要的注释)2、给出综合报告(要有必要的分析说明)二、静态时序分析1、给出PT静态时序分析脚本(脚本要有必要的注释)。2、给出静态时序分析报告(要有必要的分析说明)。三、电路形式化验证1、给出形式化

2025-03-22 21:05:07 680

qidaqii_top_1.zip

基于FPGA数字式竞赛抢答器(三人),本次设计内容是通过VerilogHDL语言在IES Design Suite14.7,实验要实现的基本功能是 主持人按下开始,三个人抢答,主持人可以给选手加分或者减分,分数用数码管来显示。以下是主要功能和指标: (1)设计一个可容纳3组参赛的数字式抢答器,每组设一个按钮,供抢答使用。 (2)抢答器具有第一信号鉴别和锁存功能,使除第一抢答者外的按钮不起作用。 (3)设置一个主持人“复位”按钮。 (4)主持人复位后,开始抢答,第一信号鉴别锁存电路得到信号后,有指示灯显示抢答组别,扬声器发出1~2秒的音响。 (5)设置一个计分电路,每组开始预置10分,由主持人记分,答对一次1分,答错一次减1分。

2020-05-30

空空如也

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