第十六课：环境约束

第十六课：环境约束

环境约束

当我们对前面所说的四条约束路径进行了约束后，还需要考虑目前该模块在整个电路中的连接环境，说的更远一点，加这个环境就是为了精确计算cell延时(相对的另一种环境说法就是cell的工作环境：PVT工艺角，因为在前面第六课讲过，cell延时和PVT环境是相关的)；

当我们设置了input/output delay后，还是不能够精确的分析和优化IO路径的时序约束，因为对于内部的N & S组合逻辑部分而言，其中的cell延时还和输入信号转换时间及输出负载电容相关，而这些信息在input/output delay中是不包含的，属于环境约束的部分；故我们还需要告知DC工具对于input ports内的cell相关的输入信号转换时间，以及对于output ports内的cell相关的输出负载电容；

output ports负载电容

DC工具在默认时，output ports上的负载电容是0，所以我们需要给他设置环境约束；此处告诉了我们负载电容是30fF，而我们工艺库中的单位是pF，所以要注意单位换算；设置负载电容的命令：”set_load”；</