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RSS订阅原创 HDLBits-Fsm1
包含 2 个状态、1 个输入和 1 个输出，且复位状态为 B。它与 fsm1s 类似，但关键区别在于采用异步复位（复位信号无需时钟触发即可立即生效）。解题时需先明确状态转移逻辑（基于输入信号确定状态变化）和输出逻辑（由当前状态直接决定输出），再用硬件描述语言（如 Verilog）通过状态寄存器、组合逻辑分别处理状态转移与输出，同时确保异步复位信号能直接将状态置为 B，最终完成状态机的功能实现。
2025-07-10 09:51:30
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原创 Exams/review2015 fsmseq
应永久置为 1 直至复位。FSM 应包含初始状态及四个中间状态以跟踪序列匹配进度，在状态转换时需正确处理连续的 1（如已匹配 “11” 时再次输入 1 仍应保持当前状态），最终状态应具备自保持特性，确保。需设计一个有限状态机（FSM）来检测输入位流中的序列 “1101”，当检测到该序列后，输出信号。根据题目可知：需要使用在状态机的概念，本题采用三段式状态机格式，以下是三段式状态机标准代码格式。在检测到目标序列后持续有效。
2025-07-03 08:36:26
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原创 计算机三级嵌入式系统开发技术 计算机四级嵌入式系统开发工程师备考备考经验分享
（下午场）双证的全过程。文章从四级备考切入，结合 3 月正式考试的真题分布与个人踩坑，梳理高频考点（如 8251/8255/8253 寄存器）、题型权重、刷题策略及冲刺节奏，力求为后续考生提供一条可复用、可参考的高效备考路线。其实备考不必花钱报班——只要购入未来教育的电子题库，坚持刷题并把高频考点整理成笔记，有针对性地反复复习，就足以顺利通过考试。最后祝大家 备考顺利、心态轻松，一举拿下计算机四级和三级证书！本篇经验分享记录了我用。
2025-07-02 13:47:26
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原创 Exams/review2015 shiftcount
需要设计一个四位移位寄存器兼递减计数器在移位使能信号（shift_ena）有效时执行左移操作（MSB 优先）并从 data_in 端移入新数据，在计数使能信号（count_ena）有效时对当前寄存器值执行减 1 操作，由于系统不会同时激活 shift_ena 和 count_ena，因此无需处理两者同时为 1 的情况，电路应基于时钟上升沿触发操作。
2025-07-02 08:27:56
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原创 Exams/review2015 count1k
需要设计一个计数器，该计数器能够在同步复位信号（reset）的控制下，从 0 开始计数到 999（包含 0 和 999），整个计数周期为 1000 个时钟周期。当复位信号有效时，计数器应在下一个时钟上升沿将计数值清零并重新开始计数；在无复位信号时，计数器每个时钟周期递增 1，达到 999 后自动回到 0 重新计数。：添加posedge reset信号后，会在reset上升沿触发，并且此时reset信号值为高电平，导致q信号提前一个时钟被复位为0.
2025-07-01 21:19:34
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原创 Bugs case
为 0，避免无效扫描码时误触发；②为 0-9 每个数字分配正确扫描码（如 8'h30→0，8'h31→1 等）；④检查扫描码映射是否符合键盘标准，避免位宽或信号类型错误，确保仅当输入为有效扫描码时。要修复识别 0-9 键盘扫描码的组合电路，需确保：①初始化。分支处理无效码，保持。置高并输出对应数字。
2025-07-01 20:46:35
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原创 Bugs addsubz
由于if（~out）条件判断逻辑错误，在初始情况下或者某些操作后，~out可能会得到一个非零的值（00000001）按位取反后，条件也为真，导致result_is_zero一直赋值为1。仿真波形：波形问题主要是出在result_is_zero信号上，这个信号线没有变化,一直是高电平。可以观察代码中，result_is_zero信号的赋值情况。要修复带零标志（zero flag）的加减法器，需确保以下关键部分正确。
2025-07-01 19:56:03
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原创 Bugs mux4
需修复无法正常工作的 4 选 1 多路复用器，需利用给定的 2 选 1 多路复用器模块（正确方案是通过级联三个 2 选 1 复用器实现：前两个复用器分别由选择信号低位。控制，从前两个复用器的输出结果中选通最终输出，确保根据 4 种选择组合（中选通一路，第三个复用器由选择信号高位。）正确输出对应输入信号。
2025-07-01 19:33:39
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原创 Bugs nand3
仿真波形问题：out波形一直是没有变化的，观察代码可得到一个bug，信号赋值位置和题目给的不相同，第一个应该是输出信号，第二三四五个位置是输入信号，并且andgate是与门，最后还要将输出信号取反，才能得到与非门的结果。模块）来实现这个三输入与非门的功能。当前的设计未能正确实现与非门的逻辑，要找出并修正其中的错误，确保能根据三个输入信号，正确输出它们的与非结果（即三个输入全为高电平时输出低电平，否则输出高电平）。题目介绍：你需要修复一个无法正常工作的三输入与非门（NAND gate）。
2025-07-01 15:56:22
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原创 Bugs mux2
题目介绍：你需要修复一个存在问题的 8 位宽 2 选 1 多路复用器（2 - to - 1 multiplexer ）。当前该多路复用器无法正常工作，要找出并修正代码里的错误，让其能根据选择信号。中选一路，输出 8 位结果。，正确从 8 位输入。
2025-07-01 15:35:35
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原创 软考中级 嵌入式工程师备考过程
本文分享了备考软考中级嵌入式系统开发工程师的经验。作者通过B站希赛网视频系统学习，采取"边学边练"方式强化知识点，重点练习教材案例分析题（考试出现3道相似原题）。推荐使用官方教材《嵌入式系统设计师教程》和《历年真题与解析》，配合软考通和软考达人两款刷题软件（分别侧重选择题和案例分析）。学习资源还包括B站免费视频课程和自整理的电子资料包（上传CSDN）。这套方法帮助作者顺利通过考试。
2025-06-27 16:34:50
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原创 FPGA实现LeNet数字识别（五）全连接层网络模块实现
输入阶段：256 个时钟周期内，逐周期输入 1 个 Q8.8 格式的特征值。计算阶段：每个时钟周期将当前输入与 10 个类别的对应权重相乘，并累加到对应累加器中。输出阶段第 256 个输入完成时，触发偏置加法、ReLU 激活。结果右移 8 位，转换回 Q8.8 格式并打包输出。第 257 个时钟周期，输出 10 个 logits，dout_vld有效 1 拍。该设计通过串行方式完成 256×10 的全连接计算，节省硬件资源，但需要 256 个时钟周期完成一次推理。
2025-06-24 08:51:46
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原创 FPGA实现LeNet数字识别（四）单通道最大池化代码
该模块实现2×2最大池化操作，采用双行缓冲结构处理Q8.8格式的定点图像。输入像素通过din_vld信号控制，在偶/奇数行时分别存入row_buf0和row_buf1。当检测到窗口右下角位置时，采样2×2窗口的四个像素，并通过两级比较电路求最大值。输出信号dout_vld与池化结果dout同步，确保时序正确。该设计采用全流水线结构，通过行计数器和列计数器跟踪像素位置，并使用延迟寄存器消除组合逻辑竞争，适合硬件实现图像下采样。
2025-06-21 09:10:28
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原创 FPGA实现LeNet数字识别（三）单通道卷积网络测试代码
摘要：本文介绍了一个基于PyTorch框架的单通道卷积神经网络测试实现，用于28×28灰度图像处理。通过Verilog仿真测试代码，从image.hex读取图像数据，使用5×5卷积核对像素流进行处理，并将24×24的输出结果写入conv_out.hex文件。仿真过程包括图像数据读取、缓冲行填充、滑动窗口计算等步骤，最终通过与Python结果的对比验证模块准确性。测试数据显示了不同阶段的卷积输出值，证明了该硬件实现的有效性。
2025-06-20 13:40:59
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原创 FPGA实现LeNet数字识别（二）单通道卷积网络模块实现
摘要：本文介绍了单通道5×5卷积核的硬件实现方案，采用Q8.8定点数格式处理28×28灰度图像。核心设计包括：1) 使用4行环形缓冲实现滑动窗口，节省存储资源；2) 通过计数延时确保卷积窗口完整覆盖；3) 采用25个并行乘法器实现单周期乘加运算；4) 支持6个输出通道轮询计算，复用硬件资源；5) 包含ReLU激活和定点数截断处理。该方案通过Block ROM存储权重、优化数据路径，实现了高效的卷积计算，适用于资源受限的FPGA应用场景。
2025-06-20 09:52:11
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原创 FPGA实现LeNet数字识别（一）测试数据准备
准备单通道测试数据的步骤，使用MNIST数据集作为基础，该数据集包含28x28像素的手写数字灰度图像。测试数据需转换为单通道格式，通常为灰度图像。并且导出训练好的模型数据保存为Q8.8格式的HEX数据文件
2025-06-20 09:09:58
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原创 FPGA实现LeNet数字识别
本文研究基于FPGA的LeNet网络在MNIST手写数字识别任务中的部署实现。采用包含2个卷积层、2个池化层和1个全连接层的精简LeNet结构，通过PyTorch实现模型训练，测试准确率达98%以上。重点利用FPGA的并行计算优势实现硬件加速，相比GPU方案具有更低功耗和延迟特性，适用于嵌入式场景。文中详细展示了网络结构参数、训练代码及评估方法，为轻量级CNN的硬件部署提供了完整技术方案。
2025-06-19 16:00:21
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空空如也
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