循环移位网络设计

1. 总体架构
   1. 模块描述

循环移位网络模块（模块名：VAL_CS_PROC），对输入数据（in_data）做循环移位处理，两个cycle即可输出数据。

Fig 1 循环移位模块顶层

1. 1. 1. 设计要求
2. 00】 支持对data_num个有效数据做循环移位处理，每个数据位宽为10bit（1<=data_num<=384）；移位值shift_val满足0<=shift_val<=data_num，shift_val表示循环移位的数据个数（每个数据10bit）。
3. 01】 输入和输出数据位宽为384*10bit，当有效数据个数data_num小于等于192时，输入数据中包含2组data_num个数据，支持同时对2组data_num个数据做循环移位处理，且两组处理相互独立，可以不同步。
4. 02】 有效数据个数data_num大于192时，data_num个有效数据放在输入输出数据的低位（[data_num*10-1 : 0]）；有效数据个数data_num小于等于192时，有效数据分别在2组数据的低位（[data_num*10-1 : 0]和[data_num *10+1920-1 : 1920]）。
5. 03】 支持根据输入指示信号判断数据左移或是右移。
6. 04】 移位值、有效数据个数、移位方向以in_vld为随路有效信号，in_vld为1表示参数有效，输入数据固定在参数下一拍到来。
7. 05】 支持输出循环移位后数据以out_vld作为随路有效信号，out_vld为1表示数据有效，data_num大于192时，两组out_vld同时拉高表示数据有效。
8. 06】 输出时，无效位需要全部为零。
   1. 1. 整体架构

Fig 2 循环移位网络模块架构框图

1. 1. 1. 端口信号

Table 1 端口信号表

1. 1. 接口时序
      1. 寄存时序图

由Fig3可见，框图中参与移位的输入信号都是寄存后使用。

Fig 3 寄存时序图

1. 1. 1. 输出时序图

Fig 4可以得到（in_vld 到 out_vld，含regin/regout）性能为2 cycle。

Fig 4 输出时序图

1. barrel_shifter子模块详细设计
   1. barrel_shifter子模块描述

这个架构实现了高效的对数移位结构，通过多级移位器实现任意位移量，同时保持O(log n)的时间复杂度。参数化设计使其能适应不同数据规模和位宽需求。

1. 对数移位架构：

1. 将大位移分解为$clog2(MAX_NUM)级（log₂384 ≈ 8.6 → 9级）；
2. 每级处理2的幂次方位移（1, 2, 4...256个数据项）；
3. 每级仅需1个MUX选择器，大幅降低逻辑深度；

1. 并行处理：

1. 左移和右移操作独立并行处理；
2. 每级内所有数据通道并行计算；
3. 关键路径：$clog2(MAX_NUM)级MUX + 1级OR + 1级AND（远远小于30级逻辑）；

Fig 5 barrel_shifter架构图

1. 功能仿真

Table 2 功能仿真测试表

1. PPA优化

Table 3 180nm工艺库PPA测试表