vivado钟migip核的app_rd_data_valid什么时候拉高

FPGA新手，目前在学ddr3和vivado的migip核，自己想写一个状态机从ddr3里写入和读出数据，写入端和读出端分别有一个fifo作为缓冲。

我看教程文档里的意思是要从ip核读出数据的话，ip核输出的app_rd_data_valid信号必须得是拉高的，但是我进行仿真的时候，发现app_rd_data_valid端口始终是0，所以存进去的数据没办法取出来，读fifo根本就不会接收数据，所以来社区想问一下app_rd_data_valid信号拉高有什么条件吗

从波形图上可以看到，读fifo的wr_data_count（表示里面写入了多少数据）根本就没有变化，也就是说读fifo根本就没有接收到数据。