- 博客(52)
- 资源 (1)
- 收藏
- 关注
RSS订阅原创 典型工程应用三
为贯彻海南电网关于科学技术创新以及智能电网建设的发展思路，针对海南电网各地调及各变电站存在 GPS 对时不统一的问题，结合目前海南电网 SDH 通信网络的覆盖情况，利用我国自主的北斗卫星时间基准，GPS 卫星时间基准和地面传输链路时间基准，构建智能多时间源的全网时间同步系统[7]。
2025-06-28 20:17:19
398
原创 典型工程应用二
（1）总体方案。无锡西泾220kV变电站（简称西泾变）是国家电网公司首批智能变电站试点工程，于2010年12月29日建成投运。西泾变是一座完整意义上的智能变电站，采用全光纤电流互感器、PTP对时、物联网等新技术，从主系统到辅助系统全面实现智能化，是建设坚强智能电网的一次新的探索和尝试。西泾变配置了一套全站时间同步系统，为全站二次系统设备提供同步、对时信号，保证站内设备能基于统一的时间协同工作，便于智能告警判断以及事后分析。
2025-06-25 21:20:19
897
原创 典型工程应用
本章从工程应用角度介绍时间同步系统，同时按照电力系统主要授时方式进行典型工程应用的分类，根据其特点分为脉冲/编码同步方式、PTP网络同步方式、广域时间同步方式三类。其中，脉冲/编码同步方式主要应用于传统变电站、发电厂、特高压输电工程等；PTP网络同步方式主要应用于智能变电站试点工程；广域时间同步方式主要应用于调度端—站端广域时间同步工程。
2025-06-23 19:44:32
741
原创 电力系统时间同步检测技术三
应用于电力系统的时间同步测试仪应是一种高精度时间信号测试分析仪器，既具备对多种时间信号进行时间测量和分析的功能，也具备对被授时设备的时间同步状况进行监测和分析的功能，同时也具有时间同步装置输出高精度同步信号的功能。时间同步测试仪内置高精度、高稳定度的铯原子钟或者高精度恒温晶振，通过GPS、北斗等外部时钟系统对其进行同步，确保时间信号测量的高准确性。总体而言，电力系统时间同步测试仪应具有以下特点：（1）可以多通道同时测量和对比分析。
2025-06-18 20:43:25
598
原创 电力系统时间同步检测技术二
检测，广义的含义是用指定的方法，检验测试某种物体的指定的技术性能指标；检测适用于各种行业范畴的质量评定，电力行业就是其中之一。本章论述的电力系统时间同步装置的检测技术，根据检测目的和内容的侧重不同，可以分为实验室检测、出厂检验、现场检测和安全性检测。
2025-06-16 20:06:29
754
原创 电力系统时间同步检测技术
为保证时间同步装置在生产现场运行时的安全可靠性，在维护、改扩建时的可操作性，时间同步产品在研发、生产、准入、建设、验收等环节中都需要通过质量检测来保证品质的一致性。本章通过对时间同步检测技术的介绍，使读者了解各项检测对时间同步产品性能的影响，以及检测结果和参数对工程实践的指导意义。
2025-06-14 19:03:41
605
原创 时间同步技术在电力系统中的应用二
整个电力系统在电和磁上是互相联系在一起的，电力系统中，任何一点发生的电磁变化过程，都以近似光速传播，瞬时影响和波及整个系统。随着电力系统规模的不断扩大，区域电网互联和大量新型电力负荷及电力电子控制设备的应用，电力系统的结构和运行方式越来越复杂。在电力系统中实施相量控制是电力系统稳定控制最直接的方法，其中母线电压相量和发电机功角是系统运行的主要状态变量，是系统能否稳定运行的标志，必须进行精确监测，而这都需要具备高精度的时间基准。
2025-06-11 21:42:33
906
原创 时间同步技术在电力系统中的应用
随着电力自动化技术的发展，时间同步不仅可以为电力系统的事后故障分析提供支持，而且已经参与到电力系统的实时控制中来，其可靠性对电力系统的稳定运行影响越来越大。在电力系统中，时间同步技术广泛应用于调度控制中心、发电厂、变电站、配电网中，对同步相量测量（phasor measurement unit，PMU）采样、相量测量、行波测距、事件顺序记录（SOE）、故障录波、监控系统等的稳定运行有着直接影响。
2025-06-09 20:51:24
1063
原创 电力系统时间同步系统之三
时间同步装置主要完成时间信号和时间信息的同步传递，并提供相应的时间格式和物理接口。时间同步装置主要由三大部分组成：时间输入、内部时钟和时间输出，如图 2-25 所示。输入装置的时间信号和时间信息的精度必须不低于装置输出的时间信号和时间信息的精度的要求，以确保被授时设备正常工作。
2025-06-07 21:00:41
1273
原创 电力系统时间同步系统之二
例：$ GPZDY, 144538.00, A, 3955.84704, N, 11616.52366, E, 031111, 73.6, M, 03, A, 09, W, B, 1, 15, V, 00, 08, 1, 4, 0, A * 00<1>时间信息 hhmmss.sss（时分秒）<2>接收机状态：V 为无效，A 为有效<3>纬度 ddmm.mmmmmm（度分），前面的 0 也被传输<4>纬度半球：N 为北纬，S 为南纬。
2025-06-04 21:12:00
947
原创 电力系统时间同步系统
时间同步是指通过接收授时系统所发播的标准时间信号和信息，对本地钟进行校准；换句话来说，就是实现标准时间信号、信息的异地复制。时间同步可分为相对时间同步和绝对时间同步两种。（1）相对时间同步。相对时间同步，指分布在各地的某系统（例如卫星导航定位系统）内的不同时钟之间的时间同步。（2）绝对时间同步。绝对时间同步指除了实现本系统内时间同步外，还要与国际上规定的协调世界时UTC或国家法定的不同时区的协调世界时UTC相同步。
2025-06-02 21:29:35
875
原创 时间的基本概念与相关技术三
所谓守时（time keeping）是指一个时频系统（包括频标和分频钟）对时间信号和时间信息的保持。频率标准（简称频标）的频率准确度、频率稳定度和守时系统的环境条件是决定守时能力的三个关键因素。
2025-05-31 19:02:39
1162
原创 时间的基本概念与相关技术二
高精度时间频率传递技术是卫星授时手段的补充和扩展。近年来，随着国防和空间技术的发展，对高精度时间和频率提出了更高的要求。如卫星发射、武器试验、卫星导航系统建设、深空探测、空中目标的探测、拦截（类似美国爱国者导弹系统）和同步数字体系（synchronous digital hierarchy，SDH）通信网的时间同步等领域对时间同步精度的要求达纳秒量级。除精度要求外，很多应用还需要时间同步的实时性等要求。
2025-05-28 22:27:44
1210
原创 时间的基本概念及相关技术
时间是物理学的基本参量之一，也是物质存在的基本形式之一，构成时空坐标的第四维。时间的概念表示物质运动的连续性，事件发生的次序和长短，与长度、质量、温度等其他物理量相比，时间最大的特点是不可能保持恒定不变，而是川流不息，永不停止。本章描述时间的基本概念及相关技术。
2025-05-26 21:15:30
1197
原创 高速串行差分信号仿真分析及技术发展挑战续
介绍完 Cadence 系统本身所具有的高速差分信号的仿真分析功能之后，我们以一个实例来说明 3.125Gbps 以下的高速差分系统的仿真分析方法。在网上下载的设计文件“Booksi_Demo_Allegro160_Finished.brd”中，虽然也有 3.125Gbps 的差分信号，但是这个信号的逻辑和使用用途比较特殊，也比较复杂，不适合作为清晰的设计实例给读者讲解。为了能够使读者能够，准确地了解和掌握高速差分信号的仿真分析方法，需要一个具有普遍代表性的设计实例，而信号逻辑又不能过于复杂。
2025-05-24 20:52:42
817
原创 高速串行差分信号仿真分析及技术发展挑战
在传统的系统结构中，为了追求更高的数据吞吐率来满足系统性能，人们通常采用提高工作频率和加宽系统总线的方法，从而使得系统总线从16位、32位到64位成倍扩展，系统工作频率也从33MHz、66MHz、100MHz到400MHz逐级提升。然而，对于单端并行系统总线而言，提升工作频率和系统总线位宽的方法逐渐走入技术极限死区。
2025-05-21 19:59:42
1806
原创 高速系统设计实例设计分析之三
DDR 全名为 Double Data Rate SDRAM，简称为 DDR。DDR 本质上不需要提高时钟频率就能加倍提高 SDRAM 的速度，它允许在时钟的上升沿和下降沿读写数据，因而其速度是标准 SDRAM 的两倍。至于地址与控制信号与传统 SDRAM 相同，仍在时钟上升沿进行数据判决。如图 6-53 所示的是 DDR 总线的系统结构。DDR 技术到目前为止，已经发展经过了 DDR、DDR2 和 DDR3 等时代，DDR3 理论上速度可以支持到 1600MT/s。
2025-05-19 19:40:22
1159
原创 高速系统设计实例设计分析二
对于高速差分线，在布线上是有严格要求的，必须要让Constraint Manager知道哪些信号线之间可以构成差分线对。在CM的约束管理器中，有两种方式来生成差分线对。第一种是手动方式，在CM的约束管理器菜单中选择“Objects→Create→Differential Pair...”命令后，出现差分对设计界面，如图6-22所示。在这个界面中，用户可以通过选择左侧网络列表中的任意两个网络，再在“Diff Pair Name”文本框中输入想要创建的差分对的名称，单击“Create”按钮就可以了。
2025-05-14 20:42:33
1402
原创 高速系统设计实例设计分析
在开始设计之前，我们要先了解这个例子的内容，清楚设计目的，也就是我们的任务。实际上，对于任何一件事情，在实际动手之前，一定要了解设计意图和目的，不清楚目标在哪里，是没有办法做好事情的。在这里给读者讲个故事，这是作者在上大学期间发生的真实事件。在一次电路实验课上，老师留了一个实验任务，用示波器测量一个 5MHz 的方波信号，只要能够让学生在示波器的屏幕上看到 5MHz 方波信号的波形就算完成。当时的示波器是那种非常笨重的示波器，测量带宽为 5M。老师说开始后，学生们就开始忙碌起来。
2025-05-12 20:08:33
1139
原创 Cadence 高速系统设计流程及工具使用三
在应用约束规则之前，我们首先要了解这些约束规则是如何作用在 Cadence 设计对象上的。Cadence 中对设计对象的划分和概念，如表 5-11 所示。在 Cadence 系统中，把设计对象按层次进行了划分，从高到低，依次为 System、Design、Bus、Differential Pair、Xnet、Net、Match Group 和 Pin Pair。从这个划分中不难看出 Pin Pair 是最简单的网络连接关系，而 System 是最复杂的连接关系。
2025-05-10 19:33:22
1574
原创 Cadence 高速系统设计流程及工具使用二
在拓扑结构定义中，Cadence 一共提供了七种拓扑方式供用户选择。• Minimum Spanning Tree（最小生成树）这种拓扑结构保证网络中所有的连线长度总和为最小。算法的实施过程是这样的，从某个 Driver 开始，在所有未连接的管脚中，寻找离它最近的那个进行连接，然后继续在未连接的管脚中，再寻找一个管脚，这个管脚和已经连接的某个管脚连线距离最短，不断重复这个过程，直到所有的管脚都进行了连接。
2025-05-07 20:06:25
1366
原创 Cadence高速系统设计流程及工具使用
在讨论如何获得和使用IBIS模型之前，我们有必要先来了解一下什么是IBIS模型。众所周知，SPICE（Simulation Program with Integrated Circuit Emphasis）模型是随着集成电路发展起来的，SPICE模型仿真技术在集成电路业界已成为晶体管级电路描述的非正式标准。它基于晶体管和二极管特性参数建模，仿真精度高，但由于运算量大、运算耗时，因此只能在仿真精度和运算耗时之间进行折中。
2025-05-05 19:31:36
1369
原创 Cadence高速系统设计工具
在这样的设计流程中，产品的成败不再仅仅是哪个独立环节上的问题。虽然各功能部门的设计正确性很重要，是产品成功的基础，然而各设计环节之间的信息共享和交互也成为高速系统设计的关键因素。因此，我们需要的EDA工具不仅在元器件管理、原理图、PCB和信号仿真等各项工具上具有优越性，还要在整体上提供科学严谨的设计流程，能够在各个设计环节上实现灵活的信息共享和阶段性设计检验。目前这样的仿真工具主要有Cadence SI、ICX和Hyperlynx等。
2025-05-03 19:26:13
1474
原创 信号完整性简介第二篇
如前章内容所述，当高速信号沿着PCB上的导线进行传输时，实际上是按照电磁波的方式在传播，即在整个传输路径上，能量存在于随时间交替变化的电场和磁场中。然而实际上，按照目前的PCB工艺设计技术，电磁场能量并不限制在传播导线内，有相当一部分的电磁场能量存在在导线之外。所以，如果附近有其他导体或者PCB线路，当高速信号沿着某一根导线传播时，其电场和磁场将会通过某种方式耦合（影响）到其他导体线路内。当这种耦合的电场强度达到一定量时，就会使邻近线路产生无法预期的信号，这样就导致了串扰。
2025-04-30 20:39:05
906
原创 信号完整性简介第一篇
本章将讲述信号完整性相关问题。首先提出什么是高速系统设计中的信号完整性，其次结合影响信号完整性的各种因素，深入讨论在高速系统设计过程中会碰到的几类信号完整性问题，并对每一类问题提出相应的预防措施和解决方案。需要说明，本章所阐述的内容已经有很多执着于此领域的先贤前辈们进行了大量的研究，并出版了很多经典的专著加以论述。作者在学习和工作中从这些专著中汲取了很多知识，受益匪浅，因此在对这些问题的阐述中，会借鉴已有的一些经典著作，本章中将对所引用内容标明出处。为尊重原作者劳动，同时照顾读者在阅读理解上的连贯性，本章内
2025-04-28 20:19:48
863
原创 高速系统设计理论基础
微波是频率非常高的电磁波，国际上，它的频率范围目前尚无统一的明确规定。通常，我们将频率为300MHz至300GHz的电磁波称做微波，将30GHz至300GHz的电磁波称做毫米波，相应的电磁波频段称做微波、毫米波频段。将频率在300GHz至3000GHz的电磁波称为亚毫米波。亚毫米波和微波具有类似的特征和相近的分析方法。一般地说，微波在电磁波频谱中所处的位置在特高频（UHF）和光波之间。根据电磁波频率、波长与速度的关系f×λ=3×10^8 m/s可知，微波的波长范围在1m至0.1mm之间。
2025-04-26 19:50:29
1292
原创 高速系统设计简介
1993 年，对于所有的电子工程师来讲，应该是另外一个值得纪念的时代。1991 年，Intel 公司联合多家公司成立了 PCISIG 协会，致力于促进 PCI 局部总线工业标准的建立和发展。1992 年，PCISIG 发布了 PCI 局部总线规范 1.0 版，1993 年发布了 PCI 局部总线规范 2.0 版。
2025-04-19 20:57:23
1442
原创 高速电路中的电感、磁珠的选型及应用
某PHY芯片的核心电压1.5V，要求从本芯片的I/O接口电源2.5V产生。如图2.22所示，PHY芯片通过CONTROL引脚控制外部PNP型管的通断，以产生1.5V电源。测试中发现，在1.5V电源上存在160mV纹波。根据芯片厂家的信息，该芯片已应用在许多成功的设计上，从而可以排除PHY芯片本身故障的可能。与厂家确认，PHY工作时，外部晶体管转换频率在1100MHz频段内。
2025-04-16 19:33:45
1316
原创 高速电路中的电阻、电容的选型及应用
如果说芯片是电路的骨架，那么电阻就是在芯片之间起连接作用的关节。电阻的阻值、布放位置等，对设计的成功起着至关重要的作用。某产品由业务板和主控板构成。业务板上电源监控芯片的告警信号通过背板，输送到主控板，经主控板上逻辑芯片74LVTH16244处理后连接到主控板上CPU的中断信号。功能测试发现，强制将业务板被监控的一路电源拉地，CPU中断信号却不被使能。该部分电路如下图所示。考虑到单板的热插拔要求，信号和背板连接器之间都串有电阻。R1=1kΩ（kΩ：千欧姆），R2=100Ω（Ω：欧姆），R3=1kΩ。
2025-04-14 22:00:07
1371
原创 高速电路设计概述
这一部分的选型，涉及本书第2、4章的相关内容。第二，原理图是电子设计工程师与PCB设计工程师沟通的重要工具，当单板复杂到一定程度时，电子设计工程师不可能通过语言将所有PCB设计时需注意的细节都告知PCB设计工程师，例如，PCB设计工程师从原理图获得网络连接关系（简称网表），虽然知道各器件的连接关系，但却无法获得器件摆放位置等信息，在这种情况下，原理图的设计将成为重要的工具，一方面使PCB设计工程师对设计的要求一目了然，另一方面也能对电子设计工程师起到提醒作用，避免在设计、测试时遗忘某些关键细节。
2025-04-11 19:20:28
1153
原创 高速电路 PCB 设计要点三
TVS管、压敏电阻、气体放电管三者的特性总结如下。响应速度：由高到低分别是TVS管、压敏电阻、气体放电管。通流能力：由高到低分别是气体放电管、TVS管、压敏电阻。寄生电容：由高到低分别是压敏电阻、TVS管、气体放电管。反向漏电流：由高到低分别是压敏电阻、TVS管、气体放电管。若结合三者同时实现对后级电路的保护，应遵循以下原则：原则一，使响应速度最快的TVS管最靠近被保护的器件，而通流能力较强的气体放电管和压敏电阻则放置在接口的前端。
2025-04-07 19:52:32
1400
原创 高速电路 PCB 设计要点二
在高速设计中，器件的低电压、高电流成为一种趋势。定义电源平面的目标阻抗为：式中 ΔV——纹波电压的波动范围；ΔI——动态电流的波动范围。电源完整性设计的目标就是使单板上各处电源与地平面之间的阻抗低于目标阻抗Zo，因此，如何控制电源与地平面之间的阻抗，是电源完整性设计的关键。
2025-04-05 19:31:25
1239
原创 高速电路 PCB 设计要点一
随着电子技术的发展，电路的规模越来越大，单个器件集成的功能越来越多，速率越来越高，而器件的尺寸越来越小。由于器件尺寸的减小，器件引脚信号变化沿的速率变得越来越高，以致 SI（Signal Integrity，信号完整性）问题成为高速电路设计中必须面对的主要问题。一般而言，SI 与以下几个因素有关：反射、串扰、辐射、反射是由信号传输路径上的阻抗不连续造成的；串扰与信号的间距有关；而辐射则与高速器件自身以及 PCB 设计均有关。以下将分几点探讨如何保证高速电路设计的信号完整性。信号的阻抗匹配是影响信号完整性最主
2025-04-03 20:07:32
1378
原创 高速电路中的PCB及其完整性设计
在高速电路设计中，原理图设计的完成仅只是成功设计的一小部分，随着设计频率的提高，PCB 设计中信号完整性、电源完整性、EMC、防护等对成功设计的重要性越来越高。本章标题的“完整性”不仅包括信号完整性、电源完整性，还包括 EMC、防护、热设计、结构、易测性等与 PCB 设计相关的内容，本章将基于这些要点，重点讨论如何成功地进行高速电路中的 PCB 设计。
2025-04-02 19:46:24
1249
原创 高速电路中的存储器应用与设计五
各 I²C 操作之间以“起始位”和“停止位”作为间隔，如下图所示。当 SCL 处于高电平时，SDA 的下降沿表示起始位，上升沿表示停止位。当 SCL 处于低电平时，SDA 的变化沿表示有效的地址或数据。起始位之后，控制器发出待操作的从设备地址，以 A2:0=001 的 AT24C02 为例，SDA 信号线上的地址信息为 10100001，最末一个“0”表示此次操作为写。接到控制器发出的设备地址后，作为从设备的 AT24C02 返回一个响应，即 ACK 位；
2025-03-31 20:13:03
1000
原创 高速电路中的存储器应用与设计四
ZBT SRAM指零总线翻转（Zero Bus Turnaround）SRAM。对普通SRAM而言，由于读操作和写操作的驱动不同，当出现类似写—读—写这样的操作时，相邻操作之间需插入一个空闲周期以便切换驱动方。在读写操作切换频繁的应用中，这种空闲周期将严重影响存储性能。为此，ZBT SRAM得以诞生，顾名思义，对ZBT SRAM，在读写操作之间不存在空闲周期，即读写操作可无缝连接，从而提高了存储性能。
2025-03-29 20:13:47
891
原创 高速电路中的存储器应用与设计三
与 SDRAM 类似，DDR2 SDRAM 也是通过 BANK 地址、ROW（行地址）和 COLUMN（列地址）三者结合来实现寻址。每一次对 DDR2 SDRAM 的操作，都以 ACT 命令（通过有效 RAS#信号实现）开始，发出该命令的同时，在地址信号线上发出本次操作的 BANK 和行地址，等待 tRCD 时间后，发起 READ 或 AUTO PRECHARGE 命令（图 7.39 的 RD AP 命令，通过有效 CAS#信号实现），该命令的作用是发出读指令，同时通过地址信号线发出本次操作的列地址。
2025-03-28 20:37:57
1262
原创 高速电路中的存储器应用与设计一
因此不利于系统的整体性能的提升。如下图所示，利用CAS#和WE#组成的特征模式触发操作，需注意，读操作时，CAS#低电平有效后，需等待一个CL延时（CL=2），才能捕捉到数据信号DQ。• 在Input Threshold（输入门限阈值）处，设定各个通道的触发条件及逻辑电平阈值，如写操作，Ch1（通道1）为CLK，Ch2为CAS#，Ch3为WE#，Ch4为DQ，则可设定触发条件为Ch2和Ch3为逻辑0，用“L”表示，不要求Ch1和Ch4的逻辑状态，用“X”表示，逻辑阈值设置为LVTTL的中间电平1.5V。
2025-03-26 22:03:40
1125
原创 高度电路中时序设计之二
对共同时钟系统而言，左边各参数均为正数（也有少数器件的TCO(max)参数为负数），因此其最高时钟频率Fmax存在上限值，而系统性能在很大程度上取决于时钟频率，为提高系统性能，只能减小器件的TCO(max)、TSU(min)参数，缩短信号走线长度，提高设计的信号完整性，而这些措施都将增加系统的成本。与源同步系统的区别在于，在某一特定时刻，共同时钟系统发送端和接收端的时钟沿是同步的，时序计算中无需考虑 CLK 信号的走线延时，即，式(5.6)和式(5.7)中，\(T{\text{HD}}\)参数值为 0。
2025-03-25 20:37:03
849
空空如也
TA创建的收藏夹 TA关注的收藏夹
TA关注的人