DO254 VHDL编码规范

最新推荐文章于 2025-04-11 13:22:50 发布
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Name

Phase

Title

DO254_VHDL.1122

Synthesis

Avoid assigning a signal multiple times in the same sequential path.

避免同一时序路径下对一个信号进行多次赋值

DO254_NETLIST.1141

Chip

Do not overload a wire with too many drivers.

禁止对同一信号线进行多源驱动

DO254_NETLIST.1142

Constraints general

Do not have simultaneously active drivers on one signal.

同一个信号禁止同时有两个及以上有效驱动器

DO254_NETLIST.1143_a

Chip

Use tri-states to control bidirectional bus mode.

使用三态控制双向总线

DO254_NETLIST.1143_b

Chip

Only tri-state elements should be connected to the bidirectional buses.

只有三态逻辑可连接到双向总线上

DO254_NETLIST.1211

Constraints clocks

Do not use gated clocks (FPGA).

不适用门控时钟（FPGA）

DO254_NETLIST.1212_a

Constraints clocks

Isolate gated clocks to a separate clock generator instance.

门控时钟应独立设计为一个时钟生成模块

DO254_NETLIST.1212_b

Constraints clocks

Gated clocks can be used only at top level (ASIC).

只能在顶层使用门控时钟（ASIC）

DO254_NETLIST.1221

Constraints clocks

Do not use flip-flop output as a clock.

不将触发器的输出作为时钟使用

DO254_NETLIST.1222

Constraints clocks

Do not connect clocks to anything other than flip-flop clock pins.

仅将时钟信号连接到触发器的时钟引脚

DO254_NETLIST.1231

Constraints resets

Do not connect resets to anything other than flip-flop reset pins.

仅将复位信号连接至触发器的复位引脚

DO254_NETLIST.1232_a

Chip

Do not use combinatorial logic in reset lines.

复位信号链路中不使用组合逻辑

DO254_NETLIST.1232_b

Constraints resets

Avoid internally generated resets.

避免使用内部产生的复位信号

DO254_NETLIST.1232_c

Constraints resets

Place the reset generator instance at the top-level of design hierarchy.

在顶层例化复位信号产生模块

DO254_NETLIST.1242

Constraints resets

A flip-flop inference should have one asynchronous control.

触发器应具有异步控制端口

DO254_NETLIST.1243

Constraints resets

Do not use the same signal as clock and reset.

不将一个信号同时用做时钟信号和复位信号

DO254_NETLIST.1244

Synthesis

Do not use resets with mixed polarity.

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