Starry__的博客

静态时序分析（简称STA）是用来验证数字设计时序的技术之一，另外一种验证时序的方法是时序仿真，时序仿真可以同时验证功能和时序。“时序分析”这个术语就是用来指代“静态时序分析“或”时序仿真“这两种方法之一，简单来说，时序分析的目的就是为了解决设计中的各种时序问题。STA被称为静态的原因是其对于设计的分析是静态地执行的，并不依赖于施加在输入端口上的激励。相比之下，时序仿真则可以被视作动态地执行对设计的分析，具体过程描述如下：施加一组激励，观察在这组激励下电路行为是否符合要求，然后换一组激。

用下面的SDC指令指定输入延迟，-max表示最长路径输入延迟（用于建立时间检查）、-min表示最短路径输入延迟（用于保持时间检查），不写则表示确定时间。信号从发起触发器（Launch Flip-Flop）D端起始，到捕获触发器（Capture Flip-Flop）D端结束构成的路径。针对跨时钟域路径有多种约束方式，如果SDC中多个约束方式存在重叠，则优先级最高的约束生效，如下图所示，约束越具体优先级越高。时序检查就是针对以上几个时序路径的，显然最具代表性的时序路径就是第2条触发器到触发器路径。

到第一级触发器CK端的时钟延迟，即input2reg。●。

Tsetup​Thold​作STA要分析的时序路径四种中的一种，可看作是reg2reg的变种。详见。

Tsetup​Thold​作STA要分析的时序路径四种中的一种，可看作是reg2reg的变种。详见。

Tsetup​Thold​作STA要分析的时序路径四种中的一种，其实可看作是reg2reg的变种。详见。

介绍芯片中反相器、与门、寄存器、选择器、全加器、IO缓冲器等多种基本单元、以及复杂IP的时序信息、面积功能等内容，并通过标准延迟格式（Standard Delay Format, SDF）描述。

本文介绍在执行静态时序分析（Static Timing Analysis, STA）前需要配置的环境。