verilog中的阻塞和非阻塞

supenman_mwg

于 2013-04-02 17:11:48 发布

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本文详细解释了在数字电路设计中如何使用阻塞和非阻塞语句，包括它们的区别、适用场景以及如何在组合逻辑和时序逻辑电路中正确地应用。

摘要生成于 C知道，由 DeepSeek-R1 满血版支持，前往体验 >

阻塞语句用“=”赋值，电路的输出时刻与输入相关，即输入变化时输出立刻变化，可用在assign和always
非阻塞语句用“<=”赋值，可以理解为在输入输出之间有个门，门开的时刻always @()括号中的条件，一般为电路时钟的上升沿或下降沿，输入对输出赋值。
阻塞语句一般用在组合逻辑电路中，非阻塞语句一般用在时序逻辑电路中；