FPGA基础 -- Verilog 的属性（Attributes）

Verilog 的属性（Attributes） 的系统化培训内容，适用于希望深入理解属性如何在综合、仿真和工具指示中使用的专业工程师。内容将涵盖：属性的定义、语法、使用场景、典型示例、工具兼容性与注意事项。

一、什么是 Verilog 的属性（Attribute）

Verilog 的属性是附加在语句或对象上的元信息（Metadata），不会改变功能行为，但用于指导综合器、仿真器或其他EDA工具的行为，例如：优化、保留、资源映射、布局布线等。

**形象类比：**属性类似于 C 语言中的 __attribute__，或 Python 中的装饰器 @property。

二、Verilog 属性的语法

Verilog 的属性语法标准为：

(* attribute_name = value, attribute_name2 = value2 *) module_name ...

🔹 语法规则说明：

• 属性前后用 (* ... *) 包裹。

• 支持多个属性同时声明，属性间用逗号隔开。

• 可以附加在：

  • module 定义上
  • wire/reg/parameter/port 定义上
  • always/assign/process 块上
  • 实例化语句上

三、常见的 Verilog 属性及用途分类

1. 保留/不优化类属性

📌 示例：

(* keep = "true" *) wire clk_internal;
(* dont_touch = "true" *) reg [7:0] debug_data;

2. 时序与布线类属性

📌 示例：

(* max_fanout = 8 *) wire ctrl_sig;

3. 综合优化建议类属性

📌 示例：

(* async_reg = "true" *) reg sync_stage1, sync_stage2;
(* ram_style = "block" *) reg [7:0] memory_array [0:255];

4. 约束布局布线/区域属性

这些主要用于 Vivado 的 pblock、区域约束等。

📌 示例（Vivado）：

(* loc = "SLICE_X12Y34" *) reg my_reg;

四、属性兼容性与工具支持情况

💡 建议：

• 交叉平台时使用 标准属性名（如 keep, ram_style）。
• 针对特定工具使用官方文档推荐的属性组合，例如 Quartus 中使用 // synthesis keep 注释式属性。

五、实际工程中的使用案例

🎯 案例 1：防止移位寄存器被优化掉

(* keep = "true", shreg_extract = "no" *) reg [3:0] delay_chain;

🎯 案例 2：声明异步跨时钟同步寄存器

(* async_reg = "true" *) reg sync_stage1, sync_stage2;

🎯 案例 3：强制推导为 Block RAM

(* ram_style = "block" *) reg [15:0] buffer [0:1023];

六、注意事项

• 属性不会改变 RTL 语义，仅为工具提供优化/保留/映射建议。
• 有些属性只有在综合阶段生效，仿真器会忽略。
• 属性值应为字符串，推荐加双引号（如 "true"）。
• 不同工具的属性名略有不同，应查看工具链官方支持手册。

七、小结