System Verilog实现流水灯

以下是基于提供的引用内容以及专业知识所整理的关于如何使用 Verilog 或 SystemVerilog 实现流水灯功能的代码示例： ### 使用 System Verilog 的流水灯实现 以下是一个完整的 System Verilog 流水灯模块及其测试平台代码。 #### 1. 主模块 `led_flow` 此模块实现了通过计数器控制 LED 状态的变化，从而形成流水灯效果。 ```verilog module led_flow ( input logic clk, // 时钟信号 input logic rst_n, // 复位信号（低有效） output logic [7:0] led // 8位LED输出 ); logic [23:0] counter; // 24位计数器，用于产生慢时钟信号 // 计数器逻辑 always_ff @(posedge clk or negedge rst_n) begin if (!rst_n) counter <= 24'd0; else counter <= counter + 1; end // LED流水灯逻辑 always_ff @(posedge clk or negedge rst_n) begin if (!rst_n) led <= 8'b0000_0001; else if (counter[23]) // 当计数器最高位置1时触发LED状态变化 led <= {led[6:0], led[7]}; end endmodule ``` 上述代码中定义了一个 24 位计数器来减缓 LED 变化的频率[^1]。当计数器达到特定条件（即其第 23 位发生变化）时，更新 LED 输出的状态以实现流水灯的效果。 #### 2. 测试平台 `led_tb` 为了验证该模块的功能，可以构建一个简单的测试平台。 ```verilog module led_tb; logic clk; logic rst_n; logic [7:0] led; // 实例化待测试的流水灯模块 led_flow uut ( .clk(clk), .rst_n(rst_n), .led(led) ); // 时钟信号生成 initial begin clk = 0; forever #10 clk = ~clk; // 周期为20ns的时钟信号 end // 初始设置和仿真流程 initial begin // 初始化信号 rst_n = 0; #100; // 维持复位状态100 ns rst_n = 1; // 解除复位 // 运行一段时间后停止仿真 #1000000; // 持续运行1ms $stop; end endmodule ``` 这段测试台代码设置了初始条件并驱动了输入信号以便观察输出行为[^2]。 ### FPGA 移位操作实现流水灯 另一种方法是利用移位寄存器的概念，在每次触发事件发生时将当前数据右移到下一个位置上。 ```verilog `timescale 1ns / 1ps module led_run_tb(); reg Clk; reg Reset_n; wire [7:0] Led; // 被测设计实例化 led_run led_run( .Clk(Clk), .Reset_n(Reset_n), .Led(Led) ); // 驱动时钟信号 initial Clk = 1; // 初始化时钟为高电平 always #10 Clk = !Clk; // 每隔10ns翻转一次 // 设置重置序列和其他初始化参数 initial begin Reset_n = 0; // 开始处于复位状态 #201; // 等待201ns后再释放复位 Reset_n = 1; // 结束仿真前等待一定时间 #40_000_000; // 缩短实际硬件中的延迟至适合仿真的长度 $stop; end endmodule ``` 这里展示了另一个版本的测试环境配置方式[^3]。 --- ###