wang_ze_ping的博客

Cadence软件的原理图和PCB是两个软件，原理图到PCB需要创建网表，然后在PCB中放置已经建好分封装的元器件；如果对于已经画好的PCB，后期发现需要更改原理图的某个部分，原理图更改后，怎么同步更新到PCB中，而不变动原来已经布好局、布好线的的PCB呢？1、打开原理图，点击选中下打开的DSN文件，点击Tools中的Create Netlist，点击确定，创建成功后，output下输出的就是三个网表文件2、网表创建成功后，回到Allegro PCB的页面，点击File中Import Logic；如

cadence allegro打不开brd文件，出现下述错误：WARNING(SPMHA1-230): Database has a non-recoverable corruption. Contact Cadence Customer Support with the design file and the details of the last steps performed.解决办法：一般情况不是有软件版本错误引起的，画PCB重新database check另存为保存下就可正常打开了...

有时我们在布局布线的时候为了查看方便，需要关闭某个网络的飞线，例如地网络，步骤如下所示：只打开网络：点击GND引脚的网络，出现如下图所示，选择No Rat，如下图所示：然后点击apply和OK...

在Allegro PCB布线的时候会有时会定义在一个板框内缩一定距离布线，正常操作步骤如下图所示：选中板框，发现提示如下图所示，不是一个闭环的整体可以发现没有正常内缩，这是由于板框不是一个封闭的整体：解决办法如下：打开颜色管理器，关闭所有，只打开板框所显示的层如下图所示按上述操作步骤后说明将其设置成了一个整体；然后，按正常内缩步骤进行操作即可...

上图中将右边的与左变的完全重合的操作：点击move命令（例如快捷键是m，按键m）鼠标

有时在PCB布局布线完成之后需要在某些位置注明正负极或者其他的信息：点击Add 中的Text，在options面板中信息如下图所示：这时并不能直接填写丝印text的相关信息，因为silkscreen的text信息是与器件symbol绑定在一起的，所以应该先点击与text相关的器件symbol，；点击之后输入想要的信息即可如下图所示：但是发现上述丝印的text较小，想改大点，点击setup中的design parameters，上图点击OK命令后，点击Edit中的change命令（或者自定义的快捷

光绘层叠添加完成之后（https://blog.csdn.net/wang_ze_ping/article/details/114038167），就是Gerber文件的输出与打包上图中分别选择每一个，在上图右边方框中都填写一样的（注意如果是多层板，中间层的Plot mode选中的是Negative，其他的不变）在General Parameter中填写如下图所示：上述两步操作完成之后，如上图所示，点击创建光绘时出现了错误（可以参考这篇文章：http://blog.sina.com.cn/s/

重点：Gerber文件（光绘文件）需要的内容：1、线路层（多少层就添加多少层的线路，2层板添加2层的线路，4层板添加4层的线路等）；2、阻焊（有阻焊的地方就不会盖绿油）；3、钢网（贴片的时候需要钢网文件）；4、丝印；5、钻孔在Allegro PCB中Gerber文件的输出首先需要添加光绘层叠一、点击Manufacturer中Artwork进入下图页面：本PCB文件是双层板，因此以双层板为例讲解光绘层叠的添加删除BOOTOM（原因手动添加自己所需要的文件，如果是多层板只留下TOP层，其他的

点击Place中的Manually；打开之后勾选library，如下图所示：选择如下：放置制作好的mark点

例如下图中边角想放置一个定位孔，可是四周已经铺好铜了，放置定位孔后就自动与地线连接起来了，怎么放置一个定位孔，又不与周围的任何网络连接起来呢？操作如下：可以放置一个圆形的禁布区域，点击下图中的箭头所指的圆形，在options面板中选择Route Keepout操作后的效果如下所示：...

PCB元器件所有元器件已经放置完毕，并且布局已经完成，但是布线的时候发现某些元器件的封装的引脚过大，需要更改symbol封装（注意不是更改pad，这个可以参考另一篇文章https://blog.csdn.net/wang_ze_ping/article/details/113568024）；同时又不想更改原器件所处位置，操作方法如下：回到Orcad capture原理图编辑页面，右键原理图：在下图中的PCB封装栏填入已经重新做好的元器件封装的名字：保存后，点击同步按钮：（前提条件是原理图的layo

例如想对下述的矩形的边角变成圆弧状点击Manufacturer中的Fillet，如下图所示：在options面板中填写圆弧倒角的大小然后分别点击相邻line，效果如下所示：

使用change命令，在Find面板中勾选对象，例如是line，在Options面板中的subclass中选择需要换层的对象：注意上述方法只是针对Class不变的前提下，只能改变subclass

flash焊盘明明已经制作完成，但是在热风焊盘填写添加flash焊盘找不到：解决办法：打开PCB Editor 17.4，在setup中设置自己制作的flash symbol所保存的路径，如下图所示：关闭PCB Editor 17.4；重新打开制作焊盘的 软件Padstack Editor 17.4，，重新添加时就自动出现刚才的flash symbol：...

在Allegro PCB布局布线的过程中有时需要在距板框边缘设置一定距离的禁布线区域；点击Edit中的Z-copy，界面如下图所示：在options面板中设置如下：上图中的Offset代表的是距版边框的距离为禁布线区域然后选中版边框，shape就自动内缩了10mil，如果出现下图中的显示：Route keepin rectangle already exists说明已经设置过了Route keepin，需要删除之前的，重新设置Route keepin一定的禁布区域...

例如在布局布线的过程中某个地网络显示为0，如下图所示：如果想修改它的网络名称，例如修改为AGND；点击logic中的如下图所示：点击要修改的网络，重新命名Rename

点击Tools中的Update DRC：

Temp

Allegro PCB17.4的叠层设计与之前的版本有些许不同，点击setup中的Cross-section后进入下页面：

在PCB设计时，有时为了方便对一些网络进行不同颜色的高亮，如果想取消某个网络高亮，点击Dehilight后，直接点击引脚网络；如果想一下子取消所有已经高亮的网络，点击Dehilight（或者自定义的快捷键）后，在options页面点击All，如下图设置：...

当我们某个引脚的网络已经连接上时，查看status时，发现并未连接，如下图所示：找到坐标显示的网络，如下图所示：重新连接一下知道上述的短线消失

差分对是指定：在PCB页面上方的面板中点击logic设置差分对，如下图所示：进入下图页面后，直接点击一对差分线的两个引脚的网络，然后点击Add上述差分线设置后并没有对其进行驱动；打开规则管理器中的All Layers，选中所有的差分对，右键创建类类名创建还没有指定差分规则，进入Physical Constraint Set中的All Layers，右键创建差分规则（例如阻抗为100欧姆，设置规则名为DIFF100，其中的线宽为6mil，差分对的间距为8mil，这些参数是通过阻抗计算工具SI9

在布局布线的时候发现元器件的飞线是以弯折的形式显示，如下图所示：如果想要调成引脚飞线直连，打开Setup中的Design Parameters；如下图所示：设置如上图所示可以调成飞线直连的形式

解决办法：点击Setup中的 Userprefrence，如下图所示：打开后在search框中点击搜索save，框选如下图所示：

遇到了一个奇怪的问题：show element ，在Find面板中选择Pin，然后选择某个引脚，发现一直显示不了任何信息（但是有的网络又是可以正常显示的），导致想显示该引脚的网络飞线，也显示不出来，如下图所示（一直是No element found）；找了很久的原因，然后关闭软件，重新打开发现恢复正常，就很离谱；...

首先介绍一下Allegro PCB软件本身的对齐操作：在Setup中点击Placement Edit，如下图所示：框选需要对齐的元件（前提是Find面板选择Symbol）然后右键选择如下：在Options面板中选择对齐的方式，包括左右对齐，上下对齐、等间距分布：介绍一种使用skill命令简单的左右、上下对齐的方式；在如下的Cadence安装目录下找到allegro.ilinit文件，注意，一般情况下这个目录是没有allegro.ilinit这个文件的，可以在Cadence的安装的大目录下全局

以下面这个图示为例，将两个圆中心对齐（重合）首先知道上图左边的圆形对象处在哪一层（如果不知道可以show element），在options面板选择该对象所在的层（如果层选择的不对，下面中心对齐操作无效）：按自定义的change快捷键4，选中图一中的右边，右键，选择如下图所示：重合之后done，效果如下所示：...

使用change命令：点击Edit中的change(或者直接点击自定义的快捷键)对线宽的改变：回到走线层Etch,在subclass中选择走线的层，然后选择一定的线宽值，框选走过的线，线宽就改变了换层：前提条件要换层的对象的Class一致，然后改变subclass，框选所要换层的对象，该对象就自动换层...

在布局布线后发现错误如下所示：从上图可以看出U3的封装出现问题，中间GND焊盘与引脚之间的距离过短，导致报错，因此需要修改改器件的封装（右键show elements可以查找该封装名称），打开该封装对应的dra文件，点击Display中的Element，查找该焊盘封装对应下信息，如下图所示：打开上述查找出的pad，对其进行修改，修改完成后，save as覆盖之前的封装；回到上述打开的该dra封装，更新修改后的pad。注意：前提是修改后的封装名字没有改变，如果想更改封装名字，可以重新建立一个pad，

DRC错误检查多少个错误：点击Tools中的Update DRC，如下图所示:可以在command命令栏了解错误个数，如下图所示有12个错误：对错误的定位：点击Tools中的DRC browser，进去后页面如下图所示：可以看到具体的错误信息，点击右边错误栏，可以回到PCB页面查看出错的具体位置...

为了观察方便：将走线、过孔等关闭掉，如下图所示：显示元器件的位号：打开颜色管理器中的Components，打开丝印层，如下图所示：为了防止位号丝印落在阻焊，打开阻焊：对丝印位号大小修改，打开Setup中的Design Paramenters，二号字体设置如下所示：然后将上述的二号字体加载到丝印位号上，打开Edit中的change命令（或者自定义的快捷键）在find面板和options面板设置如下所示:框选所有元器件，丝印位号大小就自动改变，最后手动改变丝印位号在元器件旁边合适的位置

点击Display中的Staus：查看布线进度：点击下图红色框可以看到哪个器件的网络没有连接上，但是并不直观：如果更直观在PCB中看清没有连接上的网络，点击setup中的design parameters：如下图所示在Ratnets中选择pin to pin:...

1、敷铜操作：点击Shape中的Polygon(或者直接点击自定义的快捷键t)刚开始敷完铜之后并没有网络，右键complete之后，点击shape中的select shape（或者自定义的b）注意select shape后是点击敷铜的边缘线，否则选中不了；选中后右键点击Assign Net进行分配网络：点击assign net后直接点击相应的网络引脚就连接上了：2、敷完铜之后对其进行编辑：首先选中相应的铜皮，即上述的select shape，然后点击shape中的Edit Boundary

在PCB布局布线过程中，定义板框大小后，为了避免走线在板框边缘，造成信号干扰，因此需要定义在距板框边缘一定距离才能布线，例如据板框边缘20mil：点击Edit中的Z-cop，如下图所示：点击options中ROUTE KEEPIN；据板框边缘20mil,设置如下所示：注意：设置完成之后，需要点击板框边缘线才能生效...

当出现某两个元器件连线出现交叉需要互换位置时，如下图所示：选择Place中的Swap（或者自定义的快捷键），如下图所示：然后选择需要互换位置的元件

选中点击Edit中的Move（或者点击自定义的移动快捷键）选择options中point的user pick，如下图所示：左键框选多个元器件进行旋转

选择Display中的 Element：

如果某一个网络的线完成后，点击Edit中的 Change（也可以使用自定义的快捷键）命令：在find窗口中选择Clines,![在这里插入图片描述](https://img-blog.csdnimg.cn/2021013118073920.png?x-oss-process=image/watermark,type_ZmFuZ3poZW5naGVpdGk,shadow_10,text_aHR0cHM6Ly9ibG9nLmNzZG4ubmV0L3dhbmdfemVfcGluZw==,size_16,col

1、首先用PadsStack Editor软件制作好相应尺寸的过孔后，保存在相应的路径2、在Allegro PCB编辑页面中找到setup中的User Preference，如下图所示：3、分别在padpath和psmpath中选择上述中制作焊盘保存相应的路径：4、选择规则管理器中的physical ，如下图所示选择相应的过孔：...

例如同时对RXD和TXD布线，首选选中这两个引脚，如下图设置：然后add connect（或者按照自己的快捷键w）就可以同时走多条网络线；颜色设置：对top层和bottom层的走线改变颜色，选择颜色管理器，在layers中的Etch中选择颜色，例如常规在顶层布红色线，底层布蓝色线；如下图所示：...