用Verilog实现时钟切换电路

最新推荐文章于 2025-05-06 17:09:41 发布

wangn1633

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分类专栏： Verilog 文章标签： verilog

本文链接：https://blog.csdn.net/wangn1633/article/details/106870764

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本文介绍如何使用Verilog设计一个无毛刺的时钟切换电路。通过输入信号sel，可以在clka和clkb之间进行切换，确保在时钟的上升沿进行安全切换，以保持时钟完整性。在实现中，采用互斥的时钟使能信号避免了同时有效的情况，但这也导致了一个时钟周期的等待时间。

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用Verilog实现glitch free时钟切换电路。输入sel，clka，clkb，sel 为0输出clka，sel为1输出clkb。
注意：
1 保持时钟完整性才能切换；所以添加的时钟使能信号在各自时钟的上升沿触发切换。
2 两时钟使能信号不能同时有效，故，对方不使能自己才能使能（弊端：空等一个周期）

verilog如下

//输入sel，clka，clkb，sel 为0输出clka，sel为1输出clkb。
module selclk2(
	input clka,
	input clkb,
	input rst_n,
	input sel,
	output clk_out);
	
reg clka_en, clkb_en;

//clka_en  保持时钟完整性才能切换
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