Verilog 代码片段

//********************hujsq

    reg [()-1:0]        cnt_hu;
    wire                add_cnt_hu;
    wire                end_cnt_hu;
always @(posedge sys_clk or negedge sys_rst_n)begin
    if (!sys_rst_n)
        cnt_hu <=0;
    else if(add_cnt0)    begin
        if(end_cnt)
            cnt_hu<=0;
        else
            cnt_hu<=cnt_hu+1;
        end
end
    
assign add_cnt_hu=;
assign end_cnt_hu=add_cnt_hu && (cnt== max_cnt_hu-1);

//********************hushixu
always @(posedge sys_clk or negedge sys_rst_n)begin
    if (!sys_rst_n)begin
        
    end
    else if() begin
        
    end
    else if() begin

    end
end

//********************
    

//********************hufsm
//hufsm
    parameter    IDLE