【xilinx】 cpm QDMA 2个PF

已于 2024-01-28 13:07:13 修改
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文章标签： fpga开发
于 2023-12-28 11:36:21 首次发布
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本文链接：https://blog.csdn.net/weixin_39060517/article/details/135265254
本文讨论了Xilinx平台中的axibridgemaster接口cpm_pcie_noc_0的配置，强调了它与PF0PF1共享，连接NOC并可能通过cpm4xdmamode优化Gen5PCIelanes以实现特定速率和性能。地址编辑器需与pcietoAXItranslation设置同步。

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axi bridge master 对应的interface是 cpm_pcie_noc_0;

cpm_pcie_noc_0对于 PF0 PF1 是共用的；
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cpm_pcie_noc_0 连接到NOC ；
然后NOC 连接一个bram
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address editor应该和bar设置中 pcie to AXI translation 保持一致；
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cpm_pcie_noc_0/1

cpm4 xdma mode

cpm_pcie_noc_0/1 并不是连接到noc0 noc1 两个noc；
而是cpm连接到noc的两个MM通道
在这里插入图片描述

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Q: 为啥要有cpm_pcie_noc_0/1 两个通道？
xilinx AE说在某些配置下 如gen5 xxx lane， 为了达到某些速率（性能）才会用到

斐非韭
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