SOC常见架构_RISCV AI SOC实战（一，概述及架构设计）

最新推荐文章于 2025-07-04 06:29:41 发布
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文章标签： SOC常见架构
本文介绍了适用于边缘计算的低功耗RISC-V SOC设计，涵盖芯片整体架构、时钟管理、电源功耗管理、复位管理、中断管理和软件流程。重点讨论了采用哈弗架构的RISC-V核心、低功耗模式以及系统复位的顺序。通过一系列文章深入探讨了SOC设计的关键方面。

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写完了低功耗SOC设计，我们来介绍一个实际可用于边缘端AI计算的SOC设计。

这个系列要达到两个目的。一是介绍某个可以直接用于实际生产超简单的边缘端超低功耗SOC。二是尽量科普向，多介绍重要的原理，少介绍冗长的细节，尽量涉及到方方面面。三，如果有时间，会简单介绍一下常用的AI加速核心设计。

我们愉快的开始吧~

一、芯片整体架构

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芯片架构如上图所示。共有三个模块组。

计算核心组。其中只有一个主设备，既RISC-V核心。此处需要注意的是一般来讲我们在这种RISC核心中倾向于使用哈弗架构而不是冯诺依曼架构。也就是说数据和指令不共享总线。所以指令存储IMEM可以做进RISC-V核心。内容主要包括了

    • RISCV的CPU核心，数据存储DMEM(一般由SRAM来实现）。
    • QSPI FLASH。
    • AI加速核心。

数据外设组。这一组主要用于芯片和外界进行数据交换。由于芯片的应用场景是低功耗场景，故没有高速的接口（例如DDR PHY），全部用APB总线连接。主要包括了

  • ADC用于连接各种传感器（例如震动与温度）
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