《DDR Data Reception without Per-Bit Deskew（无逐位去偏斜的 DDR 数据接收）》

📌 总体概述：

该方案是在 不进行逐位 deskew 的前提下，接收 1:7 DDR 格式 的串行数据，适用于结构简单、线路对齐良好的系统。

🧩 架构与工作原理：

🔧 ISERDES 配置：

• ISERDES 设置为 1:4 DDR 模式（因为 DDR 模式每个时钟周期采样两位数据，所以 1:7 用 1:4 + gearbox 实现）。

🧠 Gearbox（齿轮箱）作用：

• 使用 分布式 RAM 构建的 gearbox，将：

  • 来自 ISERDES 的 4-bit @ clk/4 数据
    ➜ 转换为
  • 7-bit @ 像素时钟（pixel clock） 数据输出

这样做的本质是：DDR 无法直接支持 1:7 模式，通过中间齿轮转换实现“拼接”。

🕒 时钟结构：

• DDR 模式需要三个时钟域：

  1. CLK ×7（高速采样时钟）
  2. CLKDIV = CLK/4（ISERDES 输出时钟）
  3. PCLK = CLK/7（gearbox 输出时钟，与输入 pixel clock 对应）

• 时钟网络选择与 SDR 相同：

  • 支持 BUFR、BUFH、BUFG
  • 多 bank 情况只能使用 BUFG

🧪 校准行为：

• 延迟控制方式和 SDR 相同：

  • 时钟通过 IODELAYE2 调节 delay taps
  • 状态机动态调整 delay 直到检测到边沿（eye center）
  • 将该延迟值统一复制给通道内所有数据线

• 使用 Bitslip 进行字对齐验证，确保最终 7-bit 并行数据与传输格式一致

🚦 多通道支持：

• 可支持多个通道（每通道数据线 + clock）
• 要求每个通道内的数据线和时钟线对齐良好
• 通道间无对齐要求（但所有通道需工作在同一频率）

✅ 特点小结：