SAR ADC CDAC中的电容

SAR ADC中DAC一般采用电容阵列，电容阵列的匹配精度对模数转换器的系统精度有着至关重要的影响。模数转换器的位数越多，其精度要求就越高，因此对任意两个电容之间的匹配精度的要求就越高。

电容失配包含系统误差和随机误差。系统误差包括1）包括光刻引起的周长比例不匹配。2）刻蚀率不同引起的的不匹配。3）引线电容引起的不匹配。4）外引线的寄生电容。随机误差包括：1）边长的随机变化。2）氧化层厚度随机变化。3）介电常数的变化等。这些均主要受到工艺变化、电容大小和结构、版图设计等因素影响。

电容不匹配是不可预知的，这种不匹配会破坏相邻电容的二进制关系。在逐次逼近的比较中产生误差，从而影响ADC的性能。
假设单位电容的大小值的不匹配特性符合正态分布，且其它高位的电容为单位电容的整数倍集合。由一些文献可以得到，两个电容大小的差与理想电容值的比的标准差公式如下：

其中ΔC代表单位电容的误差值；Ｃ代表理想的单位电容值;Ac为CMOS工艺参数,一般取决于集成电路工艺的技术和所制作电容的种类。Ｗ和L分别为单位电容的宽度、长度。 由上式可知，要使得电容失配率减小，则单位电容的值越大越好。增加单位电容的值虽然可以提高DAC的匹配度，但是会消耗的更大功耗和面积。这样制造电容阵列的成本就会提高，而且电容充放电的时间就会加长，从而会在一定程度上限制模数转换器整体的速度。所以单位电容的值也不能过大。

刚才说了高位电容为单位电容的整数倍集合，那么第i位可以表示位2^i*Cu.由于第i位电容每个电容均相互独立，且随机分布，所以第i位电容的标准偏差为：

在CDAC不分段的情况下，最大的DNL的公式如下：

在每一次转换过程中，当电容上极板的电压值与没有失配情况下的理想电压值的偏差小于1/2LSB,这样才可以保证模数转换器其可以正确的转换最低位.一般要求:

根据高斯分布理论，落入正负三个标准差的范围内的概率为99.7%，所以这里要乘以3.可以计算得到要实现16bit下，DNL小于1/2LSB,需要单位电容匹配精度要达到0.004%，这是一个很高的要求，一般很难达到，需要做电容的calibration。如果N=10，单位电容匹配精度只要0.5%，这个比较容易实现。

高精度、低失配的电 阵列是成功设计 SAR ADC 的关键。为了达到这个目的，电容需要做好匹配。电容一般尺寸选择正方形形状，因为正方形是周长面积比最小的矩形，电容匹配性最好。CDAC的周边需要加dummy电容，使有效电容看到的周围环境一致。在选择电容，尽量选用Min cap。由于Mim cap 需要增加一层Mask。所以为了降成本，可以选用Mom cap。但Mom cap的匹配没有Min cap好。另外，Layout上CDAC需要做好屏蔽。防止噪声通过衬底耦合到电容上。由于电容下面一般没有AA和poly等，需要手工添加dummy，使各个电容见到的AA或poly电容相同。

CDAC的电容还要计算KT/C值，通过噪声和DNL/INL性能最终确定的单位电容的大小。电容会有温度特性、电压特性、漏电特性，需要仔细仿真验证，保证不会影响电路性能。封装时需要考虑应力对CDAC匹配的影响，防止因应力引起的不匹配。最后通过Matlab建模进行MC仿真，确认选取的单位电容匹配精度满足INL和DNL的指标要求。