Verilog：generate、for、always 语句用法与电路结构对比

最新推荐文章于 2025-05-05 08:30:00 发布

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分类专栏： Verilog电路设计文章标签： verilog

本文链接：https://blog.csdn.net/weixin_44544687/article/details/109720389

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本文通过实例代码对比了Verilog中generate-for、for-always、generate_for_always等不同循环结构在时序逻辑和组合逻辑中的应用，探讨了它们在模块复用和代码生成上的差异。所有示例在首个有效时钟沿后均能正确设置目标值，而对于组合逻辑，信号在仿真开始时即有值并随输入变化。结论指出，在循环/条件/分支中调用模块需使用generate-for，循环变量需为genvar类型，其他情况可按需求选择合适语法。

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最近写Verilog时，对于generate-for 和 for循环相关不是很清楚，所以写了一些代码对比一下不同写法的结果，记录一下，如有错误请多多指正，不喜轻喷。

1、always-for

代码：

reg	[data_width-1:0]	in1_reg	[0:depth-1];
	integer i;
	always@(posedge clk or negedge rst_n)
	begin
		if(!rst_n)
		begin
			for(i=0;i<depth;i=i+1)
				in1_reg[i] <= 0;
		end
		else
		begin
			for(i=0;i<depth;i=i+1)
				in1_reg[i] <= in1+i;
		end
	end

仿真结果说明：in1_reg 在第一个有效时钟沿后，数据均变为目标值

ANALYSIS得到的结构图
in1

综合后的电路图：
in1_syn

2、 for-always

代码：

//integer j;							// Error：j is not a genvar;j is not a constant
	genvar j;
	reg [data_width-1:0]	in2_reg	[0:depth-1];
	for(j=0;j<depth;j=j+1)
	begin:in2_loop
		always@(posedge clk or negedge rst_n)
		begin
			if(!rst_n)
				in2_reg[j] <= 0;
			else
				in2_reg[j] <= in2+j;
		end
	end

仿真结果说明：in2_reg 在第一个有效时钟沿后，数据均变为目标值
ANALYSIS得到的结构图
in2

综合后的电路图：
in2_syn

3、generate_for_always

代码：

reg [data_width-1:0]	in3_reg	[0:depth-1];
	genvar k;
	generate
		for(k=0;k<depth;k=k+1)
		begin:generate_case
			always@(posedge clk or negedge rst_n)
			begin
				if(!rst_n)
					in3_reg[k] <= 0;
				else
					in3_reg[k] <= in3+k;
			end
		end
	endgenerate

仿真结果说明：in3_reg 在第一个有效时钟沿后，数据均变为目标值

ANALYSIS得到的结构图
in3

综合后的电路图：
in3_syn

3.1、generate-always-for

代码：

reg [data_width-1:0]	in31_reg	[0:depth-1];
	//genvar k1;		// Error:procedural assignment to a non-register k1 is not permitted, left-hand side should be reg/integer/time/genvar 
	integer k1;
	generate
		always@(posedge clk or negedge rst_n)
		begin
			if(!rst_n)
			begin
				for(k1=0;k1<depth;k1=k1+1)
				begin:for_rst
					in31_reg[k1] <= 0;
				end
			end
			else
			begin
				for(k1=0;k1<depth;k1=k1+1)
				begin:generate_always_for
					in31_reg[k1] <= in31+k1;
				end
			end
				
		end
	endgenerate

仿真结果说明：in31_reg 在第一个有效时钟沿后，数据均变为目标值

ANALYSIS得到的结构图
in31

综合后的电路图：
in31_syn

4、for-assign

代码：

wire[data_width-1:0]	in4_wire	[0:depth-1];
	//integer n;			// Error: n is not a genvar;n is not a constant
	genvar n;
	for(n=0;n<depth;n=n+1)
	begin:for_assign
		assign in4_wire[n] = in4+n;
	end

仿真结果说明：wire型，仿真开始即有值，随输入信号变化而变化

ANALYSIS得到的结构图
in4

综合后的电路图：
in4_syn

5、generate-for-assign

代码：

wire[data_width-1:0]	in5_wire	[0:depth-1];
	genvar m;
	generate
		for(m=0;m<depth;m=m+1)
		begin:generate_for_assign
			assign in5_wire[m] = in5+m;
		end
	endgenerate

仿真结果说明：wire型，仿真开始即有值，随输入信号变化而变化

ANALYSIS得到的结构图
in5

综合后的电路图：
in5_syn

6、always@(*)-for

代码：

reg [data_width-1:0]	in6_reg	[0:depth-1];
	always@(*)
	begin
		for(i=0;i<depth;i=i+1)
			in6_reg[i] = in6+i;
	end

仿真结果说明：wire型，仿真开始即有值，随输入信号变化而变化

ANALYSIS得到的结构图
in6

综合后的电路图：
在这里插入图片描述

7、for-always@(*)

可以用 for-assign 替换

8、generate_for_always@(*)

可以用generate-assign 替换

仿真结果

sim

可以看到，时序信号in1_reg,in2_reg,in3_reg,in31_reg 都在第一个有效时钟边沿后变为目标值；组合逻辑信号in4_wire, in5_wire, in6_reg 在电路开始仿真时即被赋值进行运算，输入数据变化后随之发生变化

2、根据电路结构，generate-for 和 for 循环对于always 和 assig 语句的作用相同，但书写方法不同
generate-for / for循环在alway块外面时，循环变量要定义为 genvar 型
for 循环在always 块内时，循环遍历要定义为 integer 类型

3、结论：
若要在循环/条件/分支语句中调用模块，须使用 generate-for语句，注意要用genvar 定义循环变量，并在for循环的 begin: 后跟上循环名称；
其他情况可根据自身情况而定

generate-for和for循环使用说明可见 Verilog：generate-for 语句（用法，及与for语句区别）
文中的代码等可见https://download.csdn.net/download/weixin_44544687/13117406