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原创 FPGA 时钟资源
Xilinx的FPGA器件是通过时钟区域来管理时钟网络的,以Virtex-6为例,时钟区域的大小固定为40个CLB 高,半个晶片宽。如下图所示,下图中的FPGA器件一共包含6个时钟区域,左侧三个右侧三个,从图可以看出每个区域高度是2*20CLBs,区域宽度是半个FPGA芯片的宽度。中间是CMT时钟管理模块。,Xilinx的时钟是通过时钟树来分布的,以spartan6时钟树为例,看下图。先来解释一下BUFG,这个比较简单,就是全局时钟网络时钟驱动器,如果时钟信号要走全局时钟网络,必须通过这个BUFG来驱动,
2023-05-22 16:36:48
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原创 FPGA时序分析
时钟通过CLK PIN管脚输入,到达第一个寄存器的时钟端口经历的时延为Tclk1,到达第二个寄存器的线上时延为Tclk2。第一个寄存器从时钟进入时钟端口驱动寄存器到寄存器输出数据的延时为Tco,Tco为寄存器内部的时延。数据从第一个寄存器Q端口输出,经历Tdata延时到达第二个寄存器的数据输入端。Tdata可能包含路径上的延时以及引入的组合逻辑电路导致的延时。时序图如下图所示:图中,紫色区域为Tsu需要的时间,蓝色的区域为富余的建立时间(Tsu slack)。(1)如果由于。
2023-05-22 15:46:06
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原创 FPGA设计思想与技巧
乒乓操作串并转换流水线操作数据接口同步化都是FPGA/CPLD逻辑设计的内在规律的体现,合理地采用这些设计思想能在FPGA/CPLD设计工作种取得事半功倍的效果。FPGA/CPLD的设计思想与技巧是一个非常大的话题,由于篇幅所限,本文仅介绍这4个常用的设计思想与技巧。
2023-05-14 21:07:37
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转载 SRIO详解
高速接口 - 随笔分类 - jgliu - 博客园 (cnblogs.com)https://www.cnblogs.com/liujinggang/category/1337215.html
2023-05-12 10:21:43
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空空如也
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