VCS入门教程(一) VCS介绍+流程示例

VCS（Verilog Compiler Simulator），最早是由Synopsys公司于1990年代初期推出的仿真工具。它支持IEEE 1364标准的Verilog语言，并与Verilog的硬件描述语言(HDL)紧密集成。随着集成电路(IC)设计的演进，VCS逐渐成为了电子设计自动化(EDA)领域内重要的数字设计仿真工具。

文章目录一、使用系统函数二、使用UCLI (用户命令行接口)三、使用DVE 本文主要介绍VCS进行verilog代码debug的基本方法 一、使用系统函数 首先我们在编写verilog模块的testbench时，可以在里面使用一些verilog的系统函数，在运行simv文件跑仿真时，进行一些控制。例如： 函数 含义 $time 代表当前的仿真时间 $display 类似C语言的printf函数，仿真时在终端上打印一些信息，比如一些变量的值 $monitor 和display类似，不同

文章目录0.引言1.知识要求2.VCS simulation basics （基础操作）3、Compile-time option exambles(VCS可选项的介绍)4、VCS Simulation Command Format（simv的可选项）5. Using DesignWare Library with VCS(使用新思科技的库)5.实际操作5.1 case1-加法器 0.引言 在安装...

大的项目波形文件很占内存与影响速度，所以产生了VCD波形文件，记录寄存器的值，层次等；make clean -> make com -> make sim -> dve &（或者dve -dvp vcdplus.vpd） -> 查看波形，可双击波形上的某个数值进入源代码 - >debug。行为级描述（验证，不可综合) - RTL级描述（设计，寄存器传输级） - Gate-level（门级，RTL级经过综合得到，与具体工艺 库相关，TSMC,SMIC,CSMC）

VCS是编译型verilog仿真器，处理verilog的源码过程如下：VCS先将verilog/systemverilog文件转化为C文件，在linux下编译链接生成可执行文件，在linux下运行simv即可得到仿真结果。VCS使用步骤，先编译verilog源码，再运行可执行文件：编译命令的格式：vcs sourcefile [compile_time_option] （编译选项用来控制编译过程）执行仿真命令格式：./simv [run_time_option]

VCS是在linux下面用来进行仿真看波形的工具，类似于windows下面的modelsim以及questasim等工具，以及quartus、vivado仿真的操作。 1.vcs的基本指令 vcs的常见指令后缀 指令 含义 -l readme.log 用于将编译产生的信息放在log文件内 +v2k 是使VCS兼容verilog 2001以前的标准 -debug_all 用于产生debug所需的文件 -f verilog_file.f 可将.f文件里的源码全部编译 -R 编译后

然后在编译时指定Verid库，配置Verdi。这些都可以写入到一个Makefile文件中，最终使用make指令就可以快速进行编译仿真和查看波形。VCS对代码进行编译完成后，然后调用simv 并-TESTNAME的方式传入用例名，就可以对Testcase进行仿真。VCS首先对verilog设计代码和testbench进行编译，生成simv二进制可执行文件，若需要查看设计波形，首先需要在TB中调用dump fsdb的函数。，是Synopsys家的一款Verilog仿真工具。VCS工作分为两个阶段：编译，仿真。