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RSS订阅原创 LVDS 简单做个记录
我一开始发送的数据是一个固定数据（此时数据源是一个常数），然后接收数据是正常的，可以看到接收到发送的常数。接下来，我开始发送变化的数（此时数据源不是常数），我是写了一个计数器，500ms发送一组数，500ms发送一组数，当然，一组数据发送肯定用不了500ms，那剩下的时间段我选择发送0，这样一来，可以简单的理解为【500ms（data + 0）、500ms（data + 0）……最后，解决办法就是，在每组数据的间隔以及复位等条件下，应该发送当时数据源为常量时的那个常量，而不应该发0，到这里，问题解决。
2024-09-26 15:16:52
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原创 Xilinx Vivado block design中位拼接IP核
输入引脚数量设置为2，每个引脚位宽为1bit，输出引脚位宽自动设置（auto）为2bit。的block design设计方法设计时，可以用Concat IP核来实现位拼接功能。本人是fpga菜鸟一枚，还处于学习阶段，欢迎大家一起交流学习。
2024-08-30 10:38:09
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空空如也
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