数字电路静态时序分析基础二

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时序分析

1.STA基本概念

1.1 Prime Time

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1.2 基本概念

时序弧

1.2.1 cell delay

• Transition delay ：翻转延迟，0-1翻转，1-0翻转
• 
• Logic gate delay： 逻辑的延时是指的是cell由输入端口都输出端口的延迟。
  
• setup time: 时钟上升沿之前数据要稳定的时间，
• 约束需要最大延时

• hold time:时钟上升沿之后数据需要保持稳定的时间，
  约束需要最小延时

1.2.2 时序路径

定义两种起点：一个是时序单元的clock引脚，另一个是input port
终点也定义为两种：一个是触发器的D端，一个是output port
故：
path1：input port->触发器的D端
path2：clk pin->触发器的D端
path3：clk pin->output port
path4：input port->output port

1.2.3 时钟域

全局异步，局部同步
DC/PT处理同步时钟电路

1.2.4 PVT

• 通常高温、低电压确保延迟最差。即检查setup
• 如果是最小的低温和高电压，延迟值最小，即最快检查hold
• 静态时序分析更多的是指定的操作环境。PVT（Process、Voltage、Temperature，工艺、电压和温度）
  

2.标准单元库

2.1 时序库的概述

• 部分工艺库的模型，lib格式的可以打开，db格式的不能打开
• 延时模型 时间单位 电压单位
  
  

2.2 非线性的延迟模型

• 输入端的上升对应输出端的下降。
• 输入端的下降对应输出端的上升。
• 通常延迟会随着输入的transition增加而增加。
• 标准单元的延迟模型分为线性和非线性的。
  
  
• 非线性延迟的模型是通过一个二维的查找表来实现的

• 之前库基本是90%和10%，中间是80%。
  而现在的基本是70%和30%。中间是40%。
  用这个库想得到一个真实的值就必须给它乘上0.5
  
• 在建库（k库）的时候，会用到这些，低功耗设计，低电压域等，
  

2.3 Timing Model

• 主要看组合逻辑和时序逻辑cell的timing arcs（时序弧）有哪几种
  
• clk到D
  
• setup time
  

2.4 wireload Models

• 互联线更多用的分布式的RC的树
• T模型 Π模型
• Elmore模型
  
• 超出查找表范围，利用slope进行扩展
  

[1]:Sr. R.B. Hitchcock. Timing verification and the timing analysis program. In Proceedings of the Design Automation Conference, pp. 594–604, 1982.
[2]:Alexander Marquardt, Vaughn Betz, and Jonathan Rose. 2000. Timing-driven placement for FPGAs. In Proceedings of the 2000 ACM/SIGDA eighth international symposium on Field programmable gate arrays (FPGA). Association for Computing Machinery, New York, NY, USA, 203–213