GT收发器的DRP(Dynamic Reconfiguration Port)

戏声刺耳

已于 2024-10-04 14:25:05 修改

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分类专栏： GT高速收发器文章标签： fpga开发硬件工程 vscode

于 2024-10-04 14:23:32 首次发布

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GT收发器的DRP

DRP的功能描述
DRP的端口和属性
- COMMON
- CHANNEL
手动配置端口速率

DRP的功能描述

DRP，Dynamic Reconfiguration Port，动态重新配置端口，允许动态更改GTYE3/4_CHANNEL和GTYE3/4_COMMON原语的参数。DRP接口是一个处理器友好的同步接口，具有地址总线DRPADDR和用于向基元读取DRPDO和写入DRPDI配置数据的独立数据总线

DRP的端口和属性

COMMON

PORT	Dir	Description
DRPADDR[9:0]	in	DRP地址总线
DRPCLK	in	DRP接口时钟
DRPEN	in	DRP启用信号 0:未执行读取或写入操作；1：启用读取或写入操作。
		对于写操作，DRPWE和DRPEN应仅在一个DRPCLK周期内被驱动为高电平。对于读取操作，DRPEN应仅在一个DRPCLK周期内被驱动为高电平。
DRPDI[]15:0	in	数据总线，用于将配置数据从互连逻辑资源写入收发器
DRPRDY	out	表示写入操作已完成，数据对读取操作有效。如果写入或读取R/W寄存器，DRPRDY会在启动DRP事务后断言六个DRPCLK周期。对于只读寄存器，DRPRDY断言的DRPCLK周期数取决于DRPCLK频率和USRCLK频率之间的关系。对于只读寄存器，如果在启动DRP事务后的500个DRPCLK周期内没有看到DRPRDY，请使用DRPRST端口重置DRP
DRPDO[15:0]	out	用于从GTY收发器向互连逻辑资源读取配置数据的数据总线
DRPWE	in
DRPRST	in	仅限UltraScale+FPGA：DRP重置。在XCLK未切换时读取只读寄存器（例如，在重置或更改参考时钟期间）会导致DRP不返回DRPRDY信号，并阻止进一步的DRP事务。在这种情况下，在启动进一步的DRP事务之前，必须脉冲DRPRST以重置DRP接口。
PCSRSVDIN[2]	in

CHANNEL

PORT	Dir	Description
DRPADDR[9:0]	in	DRP地址总线
DRPCLK	in	DRP接口时钟
DRPEN	in	DRP启用信号 0:未执行读取或写入操作；1：启用读取或写入操作。
		对于写操作，DRPWE和DRPEN应仅在一个DRPCLK周期内被驱动为高电平。对于读取操作，DRPEN应仅在一个DRPCLK周期内被驱动为高电平。
DRPDI[]15:0	in	数据总线，用于将配置数据从互连逻辑资源写入收发器
DRPRDY	out	表示写入操作已完成，数据对读取操作有效。如果写入或读取R/W寄存器，DRPRDY会在启动DRP事务后断言六个DRPCLK周期。对于只读寄存器，DRPRDY断言的DRPCLK周期数取决于DRPCLK频率和USRCLK频率之间的关系。对于只读寄存器，如果在启动DRP事务后的500个DRPCLK周期内没有看到DRPRDY，请使用DRPRST端口重置DRP
DRPDO[15:0]	out	用于从GTY收发器向互连逻辑资源读取配置数据的数据总线
DRPWE	in	DRP写入启用 0:DRPEN为1时的读取操作，1:DRPEN为1时的写入操作对于写操作，DRPWE和DRPEN应仅在一个DRPCLK周期内被驱动为高电平。