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YprgDay的博客(Yuan make progress everyday)

主要记录与分享FPGA领域的学习。

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原创 【Lattice FPGA 开发】Diamond在线调试Reveal逻辑乱跳的解决

Diamond的Reveal调试时出现非逻辑预期效果的解决。

2025-05-09 18:24:33 393

原创 Vivado中不打开工程直接下载bit进行调试

Vivado中不打开工程直接下载bit进行调试。

2025-05-08 15:16:44 308

原创 《FPGA开发工具》专栏目录

本专栏目录索引。

2024-11-29 11:55:51 716

原创 VS Code编写Verilog的环境搭建常用设置

VS Code编写Verilog的环境搭建常用设置。

2024-11-29 10:06:00 4265

原创 Vivado报错[Opt 31-67] 的解决

Vivado报错[Opt 31-67] 的解决。

2024-11-25 10:59:02 1538

原创 Modelsim仿真时报错Error xx.v Module ‘xx‘ is not defined的解决

Modelsim仿真时报错Error XX.v Module 'xx_fifo' is not defined的解决。

2024-07-23 20:56:35 910

原创 Modelsim仿真时报错Error (vlog-7) Failed to open design unit file XXXXX in read mode的解决

Modelsim仿真时报错Error (vlog-7) Failed to open design unit file XXXXX in read mode的解决。

2024-07-23 20:53:54 2405

原创 Xilinx FIFO IP核使用及注意事项

Xilinx FIFO IP核使用及注意事项。

2024-07-16 15:52:34 2278

原创 Vivado关联Modelsim仿真时一直卡在Executing analysis and compilation step...的解决

Vivado关联Modelsim仿真时一直卡在Executing analysis and compilation step...的解决。

2024-07-16 10:16:21 1505

原创 Vivado关联Modelsim报错environment variable is not writeable

Vivado关联Modelsim报错ERROR: [Common 17-53]。

2024-06-25 16:12:01 927

原创 锁存器(Latch)的产生与特点

Latch 是什么，以及它的产生、危害、如何避免等相关知识。

2024-06-06 22:12:34 2774

原创 Vivado工程快速查看软件版本与器件型号

如何快速查看一个工程使用的Vivado版本以及使用的器件型号啦？

2024-06-05 14:34:46 2220 1

转载 Verilog中reg和wire的区别总结

Verilog中reg和wire的区别总结。

2024-06-03 16:33:45 805

原创 Vivado报错 [Synth 8-9917] port ‘xx‘ must not be declared to be an array

Vivado报错 [Synth 8-9917] port 'xx' must not be declared to be an array的解决办法。

2024-05-31 14:20:30 1940

原创 Vivado IP核的快速入门 官方手册和例程

Vivado IP核的快速入门 官方手册和例程。

2024-05-23 20:13:56 4215 5

原创 Vivado中对已调用IP核的重命名

Vivado中对已调用IP核的重命名。

2024-05-23 19:47:39 1992

原创 快速筛选大批量文件夹下某一特定格式文件的方法

快速筛选大批量文件夹下某一特定格式文件的方法。

2024-05-22 09:54:08 2434

原创 Xilinx RAM IP核的使用及注意事项

Xilinx RAM IP核的使用及注意事项。

2024-05-15 20:28:51 3845

原创 Excel快速填充序号的方法

Excel快速填充序号的方法。

2024-05-11 11:22:09 1447

原创 SRAM控制原理与读写实例

本文对SRAM进行介绍，并对其内部的存储器矩阵、地址译码器、列I/O及I/O数据电路、控制电路、SRAM的读写流程进行简要介绍，并给出SRAM IS62LV256-45U读写实例。

2024-04-25 15:40:20 7620 6

原创 Verilog仿真跨模块调用内部信号的方法

跨模块调用内部信号的一种方法。

2024-04-17 14:28:00 2798 3

原创 【Modelsim】保持波形格式重编译and波形的保存与查看

Modelsim重编译与波形查看。

2024-04-15 21:12:06 1821

原创 【Lattice FPGA 开发】Diamond的使用

Diamond的使用。

2024-04-15 20:15:08 3695 2

原创 【Lattice FPGA 开发】Modelsim与Diamond联合仿真

本文讲解Modelsim与Diamond进行联合仿真步骤，以及对遇到问题的解决与说明。

2024-04-15 19:58:57 3556 2

原创 时钟周期检测标志信号

对某分频后的时钟进行周期检测，产生周期标志信号。

2024-04-12 16:17:31 862

原创 FPGA结构与片上资源

可编程逻辑单元CLB（Configurable Logic Block）、可编程I/O单元和布线资源构成了FPGA内部三大主要资源。本文以Xilinx 7系列FPGA为例进行FPGA结构和片上资源讲解。

2024-03-25 21:31:48 2980

原创 【Lattice FPGA 开发】IP核的调用

本文介绍Diamond开发软件进行IP核调用与对应官方文档查找方法。

2024-03-05 21:44:56 2612

原创 FPGA IO命名与Bank划分

介绍FPGA IO命名与Bank简介、划分查找。

2024-02-26 19:27:35 6332

原创 数字滤波器的技术指标

数字滤波器的技术指标。

2024-01-30 19:36:16 3519

原创 MATLAB中conv和filter函数的区别

本文讨论MATLAB中conv和filter函数的区别。

2024-01-26 10:37:47 3026

原创 【Modelsim】数据显示设置

本文介绍modelsim使用中数据的显示设置，定点小数的显示、模拟波形的显示、数据截位查看、信号颜色和行高设置的操作。

2024-01-25 21:24:19 6049 5

原创 MATLAB对数据隔位抽取和插值的几种方法

MATLAB对数据抽取和插值的几种方法介绍。

2024-01-09 14:30:03 5980

原创 coe文件格式与制作

coe文件的格式是什么样的？用途不同关键词是否有差异？如何自己制作coe文件？

2024-01-09 14:19:14 5509

原创 混频原理与频谱搬移

如何进行混频？频谱搬移的过程是什么样的？

2023-12-13 10:38:07 20243 11

原创 MATLAB读写txt文件数据与进制转换

MATLAB读写txt文件数据与进制转换代码

2023-12-13 09:55:22 2635

原创 DFT(离散傅里叶变换)的通俗理解

本文包含了博主对离散傅里叶变换，负频率，实信号与复信号频谱的理解，如有不妥，欢迎各位批评指正与讨论。

2023-12-05 22:05:33 11448

原创 常用函数的傅里叶变换及其频谱

常用函数的傅里叶变换及其频谱。

2023-12-05 15:42:07 28919

原创 MATLAB中fft与fftshift的区别

MATLAB中fft与fftshift的区别简介。

2023-11-27 22:52:53 3881 2

原创 MATLAB中FFT频谱分析使用详解

本文对matlab中fft的使用作出详细说明，并对频谱的双边、单边幅度谱与相位谱加以说明。

2023-11-27 22:43:56 24201

转载 信号处理：单边、双边频谱间的相互转换

由于理论和实际之间的差异，单边、双边频谱间的相互转换是信号处理中的一个基本运算。本文中首先说明单边频谱和双边频谱相互转换的一般过程，之后列出其中若干容易出错的环节，最后以一个简单的例子进行说明。

2023-11-27 11:31:43 5757

pdfarranger：轻量级PDF处理工具实现删除、合并、页码顺序调整等功能
pdfarranger：通过简单的鼠标拖拽实现删除、页码顺序调整等功能，实现PDF合并、插入等功能，操作方便快捷。 最新地址：https://github.com/pdfarranger/pdfarranger/releases

2025-05-15

仿真文件中的阻塞和非阻塞
在 RTL 代码中我们知道如果表达组合逻辑时使用“=”赋值，表达时序逻辑时使用“<=”赋值，如果我们不按照这种规则来设计往往会得到意想不到的答案。虽然说在 Testbench 中我们对赋值号的要求并不是很在意，使用“=”和“<=”赋值均可，都能够仿真出来结果，且最后不会被综合成实际的电路，不会影响功能。网络上的各种资料教程也各有不同的写法，难道在 Testbench 中随便使用“=”和“<=”赋值真的对测试没有任何影响吗？经过下面的测试验证我们得到了出乎意料的答案。

2023-09-27

乘法器IP核进行无符号(unsigned)与有符号数(signed)相乘的正确性验证
文章https://blog.csdn.net/weixin_48412658/article/details/132992296的配套代码工程，用于验证乘法器IP核Multiplier进行无符号(unsigned)与有符号数(signed)相乘的正确性。

2023-09-18

频谱分析仪架构对比与工作方式
应该购买什么类型的频谱分析仪—扫频式、FFT（快速傅立叶变换）还是实时式？最合适的频谱仪类型也取决于多种因素。本应用指南介绍这三种频谱分析方法的工作方式，并针对您可能的应用，对其测量结果进行对比。

2023-09-15

空空如也

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