testbench写法（以串口通信为例）

最新推荐文章于 2024-09-05 22:55:03 发布
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Testbench要素：

clock （时钟） reset（复位）trigger（激励/触发条件）

原理框图：

编写步骤：

新建一个_tb.v文件进行testbench的编写

1，编写激励：时钟 + 复位信号

2，例化主模块

 

与被测模块输入端口对应的变量应该声明为reg类型，因为reg类型可以存储数据，为被测模块提供激励；与被测模块输出端口对应的变量应该声明为wire类型，即通过wire来引出被测模块的输出

即：

主模块中所有的input都在tb中定义为reg型，

     所有的output都在tb中定义为wire型

3，使用时钟刻度

4，代码贴上

`timescale 1ns/1ns

module uart_loopback_top;
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