（二）VHDL与Verilog对比

1.端口说明

VHDL

VHDL端口类型有四大类分别是：（与verilog类似）

IN：仅允许数据流进入端口

OUT:仅运行数据流输出端口

BUFFER（缓冲）:不常用

INOUT:可以允许数据流入流出端口

Verilog

2.数据类型

VHDL数据类型常用的有四种：
（1）std_logic：逻辑类型有九种取值 U、X、0、1、Z、W、L、H、_。

（2）std_logic_vector：一维数组类型

（3）unsigned：无符号类型

（4）signed：有符号类型

Verilog常用的数据类型两种：

（1）wire：组合逻辑   

wire signed  有符号组合逻辑     wire unsigned  无符号组合逻辑

（2）reg：时序逻辑

wire signed  有符号时序逻辑  wire unsigned  无符号时序逻辑

3.整数类型

VHDL整数类型只有一个integer 使用方法：

C_DATA_WIDTH    :    integer    :=    32;

模块例化调用

Verilog整数类型有两个 parameter和localparam  我的理解parameter可以全局调用，而localparam 只能在当前模块调用

parameter   C_TERM = 27 ；

localparam  C_TERM = 27 ；

模块例化调用

4.例化

VHDL

Verilog