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原创【Verilog】仿真

在 Verilog 设计完成之后，我们常常使用 Testbench 对其进行功能仿真。我们使用软件进行功能仿真目前主流是使用 vivado 和 ModeSim 进行仿真。就目前学习阶段使用 Vivado 完全适合。

2025-05-12 08:30:00 310

原创【Verilog】基本语法 2.3 assign、always、initial

initial 语句一般用于模块功能的仿真中，initial 块从仿真0时刻开始执行，在整个仿真过程中只执行一次。如果在块内包含了多条行为语句，那么需要将这些语句组成一组，一般是使用关键字 begin 和 end 将它们组合为一个块语句。1.always 语句中如果敏感列表中与时钟有关，一般为时序逻辑电路，此时使用非阻塞赋值（但并不是意味着如果 always 没有时钟一定是组合逻辑电路）。

2025-05-05 08:30:00 490

原创【Verilog】基本语法2

1.一个端口是由相互连接的两个部分组成，一部分位于模块的内部，另一部分位于模块的外部。当在模块内部时，端口连接规则遵循上表；当在模块外部时，input 可以连接 wire 型也可以连接 reg 型，output 必须连接到wire类型，inout 必须连接到 wire 类型。组合逻辑电路的输出仅取决于当前时刻的输入信号，与电路过去的状态无关。

2025-05-01 08:30:00 452

原创【Verilog】基本语法1

仿真是按照仿真时间进行的，Verilog使用一个特殊的时间寄存器数据类型来保存仿真时间时间变量通过使用关键字time来声明，其宽度与具体实现有关，最小为64位。在Verilog中，术语register意味着一个保存数值的变量，与实际电路中由边沿触发的触发器构成的硬件寄存器不同。在仿真时的任意过程寄存器的值都可以通过赋值改变。

2025-04-27 08:30:00 1325

某校大门外长度为L的马路上有一排树，每两棵相邻的树之间的间隔都是1米。我们可以把马路看成一个数轴，马路的一端在数轴0的位置，另一端在L的位置；数轴上的每个整数点，即0，1，2，……，L，都种有一棵树。由于马路上有一些区域要用来建地铁。这些区域用它们在数轴上的起始点和终止点表示。已知任一区域的起始点和终止点的坐标都是整数，区域之间可能有重合的部分。现在要把这些区域中的树（包括区域端点处的两棵树）移走。你的任务是计算将这些树都移走后，马路上还有多少棵树。

2024-02-18 09:00:00 382 1