wu小学生-CSDN博客

原创 systemverilog——Linux指令集学习

1、$ echo(显示) $shell //显示变量值2.简单命令：whoami //用户名who //服务器上的登录人数clear //清屏3.linux树型结构目录 .自身目录 …父目录cd / ——根目录ls ——列出子目录cd home——改变目录cd . ——当前目录pwd ——打印工作目录cd ./ ——不变cd … ——上级目录cd - ——回到上一个目录mkdir ——创建目录rmdir ——移除目录 -

2021-06-09 19:00:58 779

原创 Systemverilog——IC设计基本流程

数字IC设计流程1.确定芯片的具体指标2.系统级设计：系统建模语言对各模块描述3.前端设计：RTL,RTL仿真，硬件原型验证，电路综合4.后端设计：版图设计，物理验证，后仿真具体指标：物理指标：制造工艺、裸片面积、封装性能指标:速度、功耗功能指标：功能描述、接口定义RTL——netlist(网表)：逻辑综合 synsoy:design compilerPR：布局布线place complay synopsys: ic compiler(AP:auto place and r)

2021-06-09 14:41:37 546

原创 HDLBit（43-60）（106了，中间简单的都跳过了）

时序逻辑部分43、DFFmodule top_module ( input clk, // Clocks are used in sequential circuits input d, output reg q );// always@(posedge clk) q <= d;endmodule44、DFF8module top_module ( input clk, input [7:0] d, output [7:0

2021-06-06 21:36:09 402

原创 HDLBit（37-43）

37、Mux256to1 4bitCreate a 4-bit wide, 256-to-1 multiplexer. The 256 4-bit inputs are all packed into a single 1024-bit input vector. sel=0 should select bits in[3:0], sel=1 selects bits in[7:4], sel=2 selects bits in[11:8], etc.module top_module( in

2021-06-05 16:45:39 443

原创 HDLbit（0-36）

1、Andgatemodule top_module( input a, input b, output out ); assign out = a&b;endmodule2、Norgatamodule top_module( input a, input b, output out ); assign out = ~(a|b);endmodule3、Xnorgate(同或)module top_modul

2021-06-05 10:35:31 1235

原创基于FPGA的目标颜色识别追踪四——I2C协议与摄像头配置

I2C协议I2C 接口只需要两条总线线路，即 SCL（串行时钟线）、SDA（串行数据线），I2C 总线是半双工，所以任意时刻只能有一个主机。同一时间段，SDA只能够单向传输。传输速率标准模式下可以达到 100kb/s，快速模式下可以达到 400kb/s，高速模式下可达 3.4Mbit/s。总线上的主设备与从设备之间以字节(8 位)为单位进行双向的数据传输。单字节地址写操作时序单字节地址读操作时序根据上述的读写操作时序图，可以把整个时序过程分解为以下过程：再根据I2C协议关于起始信号、终止信号以

2021-06-03 16:47:23 2228 1

原创基于FPGA的目标颜色识别追踪三——FIFO（同/异步FIFO）、DDR3

FIFO在数据处理过程中是十分重要的。同步FIFO比较简单，面试过程中手撕代码可能会用到。module sFIFO #( parameter DATA_WIDTH = 8, ADDR_WIDTH = 4)(input clk,input reset_p,input wr_en,input [DATA_WIDTH-1:0]wr_data,input rd_en,output reg[DATA_WIDTH-1:0]rd_data,output full,output empt

2021-06-03 10:33:45 2318

转载 FIFO深度计算

FIFO深度计算作者：星雨夜澈出处：http://www.cnblogs.com/dxs959229640/声明：欢迎转载，但未经作者同意必须保留此段声明，且在文章页面明显位置给出原文链接。数字IC设计中我们经常会遇到这种场景，工作在不同时钟域的两个模块，它们之间需要进行数据传递，为了避免数据丢失，我们会使用到FIFO。当读数据的速率小于写数据的速率时，我们就不得不将那些还没有被读走的数据缓存下来，那么我们需要开多大的空间去缓存这些数据呢？缓存开大了会浪费资源，开小了会丢失数据，如何去计算最小FIF

2021-06-03 10:29:21 201