FPGA——闪烁灯

又见情义

已于 2023-09-10 14:56:42 修改

阅读量905

点赞数

CC 4.0 BY-SA版权

分类专栏： FPGA学习文章标签： fpga开发

于 2023-03-19 14:50:02 首次发布

本文链接：https://blog.csdn.net/x150061/article/details/129650621

FPGA学习专栏收录该内容

4 篇文章

订阅专栏

该文介绍了如何在正点原子的新起点开发板上利用FPGA技术，通过编写Verilog代码创建工程并设置计数器，以实现LED灯每隔0.2秒翻转电平的闪烁效果。在代码中，设置了时钟周期和参数，进行了仿真验证以确保功能正确性。

摘要生成于 C知道，由 DeepSeek-R1 满血版支持，前往体验 >

前言：用计数器实现闪烁灯功能，硬件环境：正点原子的新起点开发板；熟悉FPGA项目工程的创建，仿真调试

一、工程创建

工程创建步骤可参考正点原子的新起点开发手册

二、代码编写

通过计数器每隔0.2s后改变IO口的输出电平变化，此处LED为高电平有效，晶振为50MHz，对应的时钟周期为20ns;

module blink_control(
	input sys_clk,
	input sys_rst,
	
	output reg[3:0] blink_out
);

parameter CHANGETIME=1000_0000;

wire add_cnt;
wire end_cnt;

reg [23:0] cnt;

always @(posedge sys_clk or negedge sys_rst)begin
	if(!sys_rst)
		cnt <= 1'b0;
	else if(add_cnt)begin
		if(end_cnt)
			cnt <= 1'b0;
		else
			cnt <= cnt + 1'b1;
	end
end

assign add_cnt = 1'b1;
assign end_cnt = add_cnt && cnt==CHANGETIME-1'b1;

always @(posedge sys_clk or negedge sys_rst)begin
	if(!sys_rst)
		blink_out <= 4'b0000;
	else if(end_cnt)
		blink_out <= ~blink_out;
	else
		blink_out <= blink_out;

end

endmodule

将编写的代码文件生成模块元件后，在顶层blink_led.bdf顶层文件中添加该模块元件如下图