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RSS订阅原创 汉三的周记本----Java基础
之前说的加强版项目来了!!! 这次是用Java基础中的流程控制、面向对象、集合、IO流、日志、异常处理的简单技术实现的小项目 思想(四个类): ①注册登录类 ②记账信息类 ③异常处理类 ④记账本操作类 一、注册登录类 此类中实现用户登录和注册的简单操作，只有正常登录成功才能进行下一步的操作 package tallyBook; import java.util.Scanner; import java.io.File; import java.io.FileInputStream; import java
2021-12-23 17:38:06
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原创 数组元素的赋值之杨辉三角
用Java来写杨辉三角，可以将其用三步来解答 1.创建二维数组 int[][] yanghui=new int[10][]; 2.给二维数组赋值 for(int i=0;i<yanghui.length;i++){ yanghui[i]=new int [i+1]; //每增加一行，这一层数组多一个数，给每一层二维数组赋初值 这里又分为两步 2.1给数组的首末元素赋初值 yanghui[i][0]=yanghui[i][i]=1; //杨辉三角每一层首末数都为1 2.2给每行的非首末元素赋值 for(
2021-09-01 16:12:00
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原创 数字电路期末实验报告
首先在我的电脑选择一个盘打开 然后在一个位置创建一个文件夹 然后新建一个记事本文档将文件后缀名改为.v 然后将实验代码输入到记事本文件中并保存 然后打开Quartus II软件新建一个工程 在弹出的选择界面中找到刚刚建立的记事本文档，工程名和记事本文档名字一样 然后在下一个选择框中同样找到那个文件所在位置，调整相应的状态点击完成 然后代码就导入到了工程中在最左侧的方框中右键文件点击setting然后又会弹出一个选择框 然后调成modesilm然后调整一系列数据点击OK然后最左侧方框点击files 点击文件右
2021-06-22 11:01:26
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原创 时序逻辑的测试模块
首先在我的电脑选择一个盘打开 然后在一个位置创建一个文件夹 然后新建一个记事本文档将文件后缀名改为.v 然后将实验代码输入到记事本文件中并保存 然后打开Quartus II软件新建一个工程 在弹出的选择界面中找到刚刚建立的记事本文档，工程名和记事本文档名字一样 然后在下一个选择框中同样找到那个文件所在位置，调整相应的状态点击完成 然后代码就导入到了工程中在最左侧的方框中右键文件点击setting然后又会弹出一个选择框 然后调成modesilm然后调整一系列数据点击OK然后最左侧方框点击files 点击文件右
2021-06-04 16:05:46
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原创 第九次实验报告
实验MSDFF和fulladd的实验报告 首先在我的电脑选择一个盘打开 然后在一个位置创建一个文件夹 然后新建一个记事本文档将文件后缀名改为.v 然后将实验代码输入到记事本文件中并保存 然后打开Quartus II软件新建一个工程 在弹出的选择界面中找到刚刚建立的记事本文档，工程名和记事本文档名字一样 然后在下一个选择框中同样找到那个文件所在位置，调整相应的状态点击完成 然后代码就导入到了工程中在最左侧的方框中右键文件点击setting然后又会弹出一个选择框 然后调成modesilm然后调整一系列数据点击O
2021-05-28 14:47:58
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原创 第三次实验P133页
实验example5to1、dec2to4和dec5to3的实验报告 首先在我的电脑选择一个盘打开 然后在一个位置创建一个文件夹 然后新建一个记事本文档将文件后缀名改为.v 然后将实验代码输入到记事本文件中并保存 然后打开Quartus II软件新建一个工程 在弹出的选择界面中找到刚刚建立的记事本文档，工程名和记事本文档名字一样 然后在下一个选择框中同样找到那个文件所在位置，调整相应的状态点击完成 然后代码就导入到了工程中在最左侧的方框中右键文件点击setting然后又会弹出一个选择框 然后调成modesi
2021-05-22 20:03:13
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原创 4位加法器的门级建模
4位加法器的门级建模 打开Quartus II软件，然后点击File(文件)，点击New（新建）找到Verilog HDL File点击，创建一个新的工程 输入代码： module fulladd(S,Cout,Cin,A,B); output S,Cout; input Cin,A,B; wire and1,and2,and3,and4; xor (S,Cin,A,B); and (and1,Cin,A); and (and2,A,B); and (and3,Cin,B); or (Cout,and1,
2021-05-07 22:39:35
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原创 Verilog Modelsim仿真实验
Verilog Modelsim仿真实验 打开Quartus II软件，点击File再点击New,选择Verilog FDL File,然后在空白处 输入代码：module add4(S,COUT,CIN,X,Y); output COUT; output [3:0] S; input CIN; input [3:0]X,Y; reg [3:0] S; reg COUT; always @(X ,Y, CIN) {COUT,S}=X+Y+CIN; endmodule module tb_41; w
2021-05-07 22:37:31
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原创 第二次实验报告
演示 选择Assignment，点击Setting… 完成配置后 选择Tool，点击Run Simulation Tool中的RTL Simulation，会自动打开 Modelsim(需要编译一下) 其次也可以通过创建波形文件进行仿真，但功能没有Modelsim强。具体步骤如下 ...
2021-04-05 17:05:58
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空空如也
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