zhangduojia的博客

Bram在native模式下Performance up to 450MHz，AXI4 interface模式下Performance up to 300 MHz ，PL的时钟频率上限应该和PLL的最高输出是一致的，或者说在PLL输出最高频时，PL可以正常的传递信号，arm的频率一般设置为默认的677MHz。...

昨天写的工程，仿真好着，烧到板子上也是好的，今天加了点东西，仿真不合适，但是bit下载进去是好的。。。先记下，解决了以后再补上解决方法；

1，创建AXI-lite总线的IP，并加上自己的逻辑，    注意：一定要编译（保证ip无逻辑和功能错误）；同一个reg不能在多个always中驱动；所以如果是PS读PL的reg，那么总线就不能写该reg，如果一定要写，写到其他reg；若果是PS写PL的reg，那么按道理（没试），PL端不可以写该reg。反正就是同一个reg，PS和PL端不能同时写！！！2，新建工程，BD工程；加载刚生成的ip（首...

ena：接1工作，估计是使能；wea：给0可以读操作；读操作时候输出数据延迟时钟两个周期，如果想减少延迟，可以试试以下方法：给Address——driver的时钟为clk1，给bram的时钟为clk2,；即adder的变化在低频时钟上升沿，而bram工作在高频时钟，这时的延迟就是2个高频时钟周期，弱两个频率差6倍以上，数据输出延迟就可以忽略了。...

原先的bram用的coe文件在桌面上，后来整理工程时换成e盘的coe，直接在bram中修改了，然后把桌面上的旧的coe文件删了，工程报错，说找不到桌面上的coe文件，刚开始百思不得其解，后来看到在工程的design source下的coefficient files中没有将旧的coe文件删除，导致报错，移除旧的coe后，工程通过，...

地址：http://xilinx.eetrend.com/blog/10799

地址：http://xilinx.eetrend.com/blog/10579

地址：http://xilinx.eetrend.com/blog/9776

原文地址：http://xilinx.eetrend.com/blog/9523

相关文献地址：http://xilinx.eetrend.com/blog/10225    http://blog.csdn.net/wordwarwordwar/article/details/52811408自己的笔记：当scaling为block flotting point 时，输出data_tuser为scaling的值；FFT输入时序：FFT输出时

问题：部分代码如下，仿真时从module引出的信号却是高阻态（ZZ）： parameter [7:0] config_tdata = 8'd1;parameter config_tvalid = 1'd1;reg [7 : 0]     s_axis_config_tdata = config_tdata     ;reg              s_axis_config_tva...

问题描述：工程中要用到两个clk_wiz，按道理说这两个mmcm（时钟模块）的输入都是CLK_100M，即两个模块的输入是同一个信号，（实际上芯片也只有一个时钟管脚），但是implement失败，有两个critical warning：1、[Shape Builder 18-119] Failed to create I/OLOGIC Route Through shape for instanc...