本文详细探讨了在Verilog或VHDL中，always@()块与assign关键字的区别。在仿真时，always@()用于描述组合逻辑，其内部语句按顺序执行，而assign则模拟连线，表示并行行为。然而，在RTL级硬件逻辑描述中，二者在综合时通常不会产生实质差异，综合工具会生成相同电路。了解这些差异对于硬件设计和验证至关重要。
always@（）和assign的区别
网上关于这个问题没有切中要害的。
在仿真时，即在Testbetch时，
最关键的是always@（）描述组合逻辑时，begin和end之间是串行，一条一条语句执行。
而用assign则是并行，相当于描述的是连线。
但若在描述RTL级硬件逻辑时，二者没有任何区别，综合工具一般会按照一样的电路进行综合。
转自：https://blog.csdn.net/sinat_25902709/article/details/79196284
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