verilog实现I2C通信的slave模块源码状态机设计可做I2C接口的仿真模型.rar

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5星 · 超过95%的资源 13 下载量 77 浏览量 2021-02-05 15:28:08 上传评论 3 收藏 2KB RAR 举报

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verilog实现I2C通信的slave模块源码状态机设计可做I2C接口的仿真模型,module I2C_slv ( input [6:0] slv_id, input RESET, input scl_i, //I2C clk input sda_i, //I2C data in input [7:0] I2C_RDDATA, ////////////////////////output reg sda_o, //I2C data out output reg reg_w, //reg w ..

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