⊙内容：常用逻辑电路设计
一般组合逻辑电路设计
一般时序逻辑电路设计
一、 一般组合逻辑电路设计
1、 概念：组合逻辑电路输出只与当前的输入有
关，而与历史状态无关。即组合逻辑电路是无
记忆功能电路。
2、 常见电路：
（1）基本门电路（与、非、或等）。
（2）选择电路（N 选 1 电路等）。
（3）编码与解码电路（3-8 电路、7 段显示）。
（4）加法电路（半加器、全加器）。
（5）求补码电路
（6）三态门电路
3、 电路应用举例
例 1：半加器设计
输入 输出
x
y s co
0 0 0 0
0 1 1 0
1 0 1 0
1 1 0 1
S=’xy+x’y=x+y=x or y;
Co=xy=x and y.
library ieee;
use ieee.std_logic_1164.all;
ENTITY plus1 IS
PORT(x,y: IN std_logic;
S,co: out std_logic);
END ;
ARCHITECTURE aaa OF plus1 IS
begin
S=’xy+x’y=x+y=x or y;
Co=xy=x and y;
End;
例 2：全加器设计
输入 输出
x
y
cin
s co
0 0 0 0 0
0 0 1 1 0
0 1 0 1 0
0 1 1 0 1
1 0 0 1 0
1 0 1 0 1
1 1 0 0 1
1 1 1 1 1
library ieee;
use ieee.std_logic_1164.all;
ENTITY plus2 IS
PORT(x,y,cin: IN std_logic;
S,co: out std_logic);
END ;
ARCHITECTURE aaa OF plus2 IS
Begin
Process(a,b,cin)
Variable temp: std_logic_vector(2 downto 0)
Temp:=x&y&cin;
Case temp is
When “000”=>s<=’0’;
co<=’0’;
When “001”|“010”|“100”=>s<=’1’;
co<=’0’;
When “011”|“101”|“110”=>s<=’0’;
co<=’1’;
When “111”=>s<=’1’;
co<=’1’;
When others=>s<=’X’;
co<=’X’;
End case;
End;
