verilog 学习

Verilog是一种硬件描述语言（HDL），它广泛应用于数字电子系统的设计，特别是在现场可编程门阵列（FPGA）和复杂可编程逻辑设备（CPLD）的设计中。Verilog允许工程师通过文本描述的方式，来描述、模拟和验证电子电路的行为。 ### Verilog基础语法 #### 模块定义（module） Verilog的程序通常由一个或多个模块构成，每个模块是一个独立的单元，可以定义为一个实体（entity）。模块的基本格式如下： ```verilog module module_name(port_list); // Declarative region // ... // Procedural region // ... endmodule ``` #### 声明区（Declarations） 声明区域用于声明端口、寄存器（reg）、线网（wire）、参数（parameter）、输入输出（input/output/inout）等。比如： ```verilog input A, B; // 输入端口 output Sum, Carry; // 输出端口 reg Sum, Carry; // 声明寄存器类型变量 wire Sum, Carry; // 声明线网类型变量 parameter WIDTH = 8; // 定义参数 ``` #### 语句区（Statements） 语句区用于描述硬件的行为，可以包含初始块（initial）和始终块（always）等。例如： ```verilog initial begin // 初始块中的代码，只在仿真开始时执行一次 end always @(posedge clk) begin // 始终块中的代码，在时钟边沿触发时执行 end ``` ### 设计FPGA 使用Verilog来设计FPGA涉及以下几个步骤： 1. **模块划分**：首先根据设计需求，将整个系统划分为多个小模块。 2. **行为描述**：在每个模块中使用Verilog语言描述电路的行为。 3. **模块实例化**：将小模块通过端口连接起来，形成更大一级的功能模块，直到最终的顶层模块。 4. **编译与综合**：使用FPGA开发工具，将Verilog代码编译并综合成FPGA可实现的逻辑网表。 5. **仿真测试**：在综合前，使用测试台架（Testbench）来对设计进行仿真测试，确保其行为符合预期。 6. **下载与调试**：将综合后的设计下载到FPGA芯片中，并在实际硬件上进行调试。 ### 示例 #### 半加器（Half Adder） 半加器是一个简单的数字电路，用于实现两个一位二进制数的加法运算。Verilog代码示例如下： ```verilog module HalfAdder(A, B, Sum, Carry); input A, B; output Sum, Carry; assign #2 Sum = A ^ B; // 2纳秒延迟后进行异或运算产生和 assign #5 Carry = A & B; // 5纳秒延迟后进行与运算产生进位 endmodule ``` #### 解码器（Decoder） 解码器用于将二进制输入转换为一组输出线上的高电平信号。Verilog代码示例如下： ```verilog module Decoder2x4(A, B, EN, Z); input A, B, EN; output [3:0] Z; wire Abar, Bbar; assign #1 Abar = ~A; assign #1 Bbar = ~B; assign #2 Z[0] = ~(Abar & Bbar & EN); assign #2 Z[1] = ~(Abar & B & EN); // 类似地定义Z[2]和Z[3] endmodule ``` #### 串行加法器（FA_Seq） 串行加法器实现了三个一位二进制数的加法。Verilog代码示例如下： ```verilog module FA_Seq(A, B, Cin, Sum, Cout); input A, B, Cin; output reg Sum, Cout; reg T1, T2, T3; always @(A or B or Cin) begin Sum = (A ^ B) ^ Cin; T1 = A & Cin; T2 = B & Cin; T3 = A & B; Cout = (T1 | T2) | T3; end endmodule ``` #### 测试台架（Testbench） 测试台架用于仿真测试，它驱动激励信号并检查输出结果。Verilog代码示例如下： ```verilog module Testbench; // 定义输入输出信号 // ... initial begin // 在初始块中设置激励信号，观察结果 // ... end // 可以定义其他辅助模块或函数 endmodule ``` ### 额外知识点 - **Timescale**：在Verilog中，使用`timescale`指令定义时间单位和时间精度，这对于仿真的时间基准至关重要。 - **参数化模块**：使用`parameter`可以定义参数化的模块，这样可以在实例化时通过参数传递不同的值。 - **连续赋值**：使用`assign`语句可以定义连续赋值，这在描述组合逻辑电路时非常有用。 - **阻塞与非阻塞赋值**：在`always`块中，使用阻塞赋值（`=`）和非阻塞赋值（`<=`）决定了赋值操作的顺序和行为。 - **Gate instantiation**：可以直接实例化基本的门电路（如与门、或门、非门等）来构建复杂的电路。 - **UDPIs（User Defined Primitive Instantiations）**：UDPIs允许定义原始的硬件描述，可以作为基本门电路的补充。 - **延迟声明**：在Verilog代码中可以使用延迟声明（如`#5`）来模拟实际硬件中的传播延迟。 通过这些基础知识点的学习，用户可以开始编写简单的Verilog代码，并逐步学习如何设计和实现复杂的FPGA项目。实际应用中，工程师还需要熟悉特定FPGA开发工具的使用方法，如Xilinx的ISE/Vivado或Intel的Quartus Prime等，这些工具会帮助工程师进行代码的编译、综合、布局布线以及下载调试。