运算器实验

运算器实验报告 在本实验报告中，我们将探讨运算器的组成结构和工作原理，并了解超前进位加法器的设计方法和 CPLD 的应用。实验设备包括 TD-CMA 教学实验系统、PC 微机和 CPLD（Complex Programmable Logic Device）。 实验一：运算器的组成结构 运算器由一片 CPLD 实现，ALU 的输入和输出通过三态门 74LS245 连到 CPU 内总线上。实验箱中所有单元的 T1、T2、T3、T4 都连接至控制总线单元的 T1、T2、T3、T4，CLR 都连接至 CON 单元的 CLR 按钮。T4 由时序单元的 TS4 提供。控制信号中除 T4 为脉冲信号外，其余均为电平信号，其中 ALU_B 为低有效，其余为高有效。 实验二：超前进位加法器的设计方法 加法器是执行二进制加法运算的逻辑部件，也是 CPU 运算器的基本逻辑部件。加法器又分为半加器和全加器（FA），不考虑低位的进位，只考虑两个二进制数相加，得到和以及向高位进位的加法器为半加器，而全加器是在半加器的基础上又考虑了低位过来的进位信号。全加器的逻辑表达式为：S = ABCi + ABCi + ABCi + ABCiCo = AB+ ACi + Bci 实验步骤： 实验一： 1. 实验接线：连接实验电路，并检查无误。 2. 设置时序与操作台单元的开关 KK2 置为‘单拍’档，开关 KK1、KK3 置为‘运行’档。 3. 打开电源开关，如果听到有‘嘀’报警声，说明有总线竞争现象，应立即关闭电源，重新检查接线，直到错误排除。 4. 按动 CON 单元的 CLR 按钮，将运算器的 A、B 和 FC、FZ 清零。 5. 用输入开关向暂存器 A 置数。 6. 置 LDA=1，LDB= 0，连续按动时序单元的 ST 按钮，产生一个 T4 上沿，则将二进制数 01100101 置入暂存器 A 中。 7. 用输入开关向暂存器 B 置数。 8. 置 LDA=0，LDB=1，连续按动时序单元的 ST 按钮，产生一个 T4 上沿，则将二进制数 10100111 置入暂存器 B 中。 9. 改变运算器的功能设置，观察运算器的输出。 知识点： * 运算器的组成结构 * ALU 的输入和输出 * 三态门 74LS245 的应用 * CPLD 的应用 * 超前进位加法器的设计方法 * 全加器的逻辑表达式 * 控制信号的类型 * 时序单元的应用 * 数据总线 LED 显示灯的应用 本实验报告对运算器的组成结构和工作原理进行了深入的探讨，并介绍了超前进位加法器的设计方法和 CPLD 的应用。通过本实验，我们可以更好地了解计算机组成原理和数字电路的设计方法。