crc-ccitt.rar_crc_crc 16 vhdl_crc-ccitt_crc_16_crc校验

'timescale 1ns/2ps ///////////////////////////////////////////////////// ///////////////////////////////////////////////////// module crc_unit_16 (clk, en_in, data_in, rst_n, crc); /////////////////////////////////// input clk; input en_in; input data_in; input rst_n; /////////////////////////////////// output [15:0] crc; //CRC checksum !!!!!!!!!!!!!!!!!can be change for your crc ///////////////////Registers for CRC reg d1, d2, d3, d4, d5, d6, d7, d8, d9, d10, d11, d12, d13, d14, d15, d16;// !!!!!!!!!!!!!!!!!can be change for your crc wire xor1, xor2, xor3; // !!!!!!!!!!!!!!!!!can be change for your crc // !!!!!!!!!!!!!!!!!can be change for your crc g(x) = x^8+x^5+x^4+1 //g(x)=x^16+x^12+x^5+1 assign xor1 = data_in^ d16; !!!!!!!!!!!!!!!!!can be change for your crc assign xor2 = d5 ^ xor1; !!!!!!!!!!!!!!!!!can be change for your crc assign xor3 = d12 ^ xor1; !!!!!!!!!!!!!!!!!can be change for your crc assign crc[0] = d1; assign crc[1] = d2; assign crc[2] = d3; assign crc[3] = d4; assign crc[4] = d5; assign crc[5] = d6; assign crc[6] = d7; assign crc[7] = d8; assign crc[8] = d9; assign crc[9] = d10; assign crc[10] = d11; assign crc[11] = d12; assign crc[12] = d13; assign crc[13] = d14; assign crc[14] = d15; assign crc[15] = d16; // !!!!!!!!!!!!!!!!!can be change for your crc /////////////////////////////////////////////////// always @ (posedge clk or posedge rst_n) begin if (rst_n) begin d1 <= 0; d2 <= 0; d3 <= 0; d4 <= 0; d5 <= 0; d6 <= 0; d7 <= 0; d8 <= 0; d9 <= 0; d10 <= 0; d11 <= 0; d12 <= 0; d13 <= 0; d14 <= 0; d15 <= 0; d16 <= 0; //!!!!!!!!!!!!!!!!!can be change for your crc end else if (en_in) begin d1 <= xor1; d2 <= d1; d3 <= d2; d4 <= d3; d5 <= d4; d6 <= xor2; d7 <= d6; d8 <= d7; d9 <= d8; d10 <= d9; d11 <= d10; d12 <= d11; d13 <= xor3; d14 <= d13; d15 <= d14; d16 <= d15; end end endmodule