UNIVERSIDAD NACIONAL DE TRUJILLO

Facultad de Ingeniería
Escuela Profesional de Ingeniería Mecatrónica

FAMILIA DE COMPUERTAS LOGICAS CMOS

ELECTRÓNICA DIGITAL I
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AUTOR: ARANDA ULLOA, CHRISTIAN ANTONIO

CARRASCO CERVANTES, MARCIA CAROLINA
CORREA QUIROZ, KATHERY
DIAZ MIRANDA, JOSE MIGUEL

DOCENTE: MG. MANZANO RAMOS, EDGAR ANDRE

Trujillo, Perú
08 de Mayo 2018
 Tabla de Contenidos ii

Capítulo 1 Introducción .................................................................................................................... 1

Realidad Problemática ...............................................................Error! Bookmark not defined.
Hipótesis ....................................................................................Error! Bookmark not defined.
Objetivos ..................................................................................................................................... 2
Capítulo 2 Marco Teórico ................................................................................................................ 2
1. TECNOLOGIAS DE FABRICACION CMOS…………………………………………. 2
2. CARACTERÍSTICAS DE LA FAMILIA CMOS……………………………………..…... 7
3. COMPOSICIÓN DE LA FAMILIA CMOS………………………………….…………... 11
4. SUBFAMILIAS CMOS……………………………………………………….…………. 11
4.1. CMOS ESTANDAR (serie 4000, 4000A, 4000B y 4000UB)…………………....... 11
4.2. TTL-CMOS (SERIE 54C/74C)……………………………………………………. 13
4.3. CMOS DE ALTA VELOCIDAD (HCMOS/SERIE 54HC/74 HC)……………….. 13
4.4. CMOS AVANZADA (ACL, SERIES 74AC Y 74ACT)…………………………. 14
4.5 OTRAS SUBFAMILIAS…………………………………………………………… 15
5. CIRCUITOS DE LOGICA CMOS……………………………………………………….. 15
5.1. INVERSOR……………………………………………………………………….. 15
5.2. PUERTA NAND CMOS…………………………………………………………... 16
5.3. PUERTA NOR CMOS…………………………………………………………….. 17
6. DIFERENCIAS DE LA FAMILIA CMOS CON LA TTL……………………………... 19
6.1 PERFILES DE ENTRADA DE FAMILIA TLL Y CMOS……………………... 20
6.2 PERFILES DE SALIDA DE FAMILIAS TTL Y CMOS……………………….. 20
6.3 PRODUCTO CONSUMO POR TIEMPO DE PROPAGACION………………... 21
7. COMPATIBILIDAD DE LAS FAMILIAS LOGICAS………………………………… 23
Capítulo 3 Conclusiones................................................................................................................. 24
Referencias Bibliográficas .............................................................................................................. 25
 Lista de figuras iii

Figura 1.1 Difusión de pozo n………………………………………………………………...….. 2

Figura 1.2 Utilización de la técnica LOCOS para el crecimiento del óxido. Las zonas cubiertas
con Si3N4 definen la región activa de los dispositivos…………………………………………….. 3
Figura 1.3 Resultado de aplicar el proceso de oxidación local LOCOS. Los óxidos gruesos sirven
para aislar eléctricamente los dispositivos……………………………………………. …………...4
Figura 1.4 Implantación de As para formar regiones de fuente y drenador en el transistor MOS de
canal n………………………………………………………………………………………..……. 4
Figura 1.5 Implantación de boro para formar regiones de fuente y drenador en el transistor MOS
de canal p…………………………………………………………………………………………... 5
Figura 1.6 Deposición de una gruesa capa de óxido mediante CVD…………………………….. 6
Figura 1.7 Metalización para formar los contactos de fuente/drenador en los transistores p y n…6
Figura 2.1 Curva característica de transferencia del inversor CMOS…………………………….. 7
Figura 2.2 Representación gráfica de los valores de entrada y salida…………………………..... 8
Figura 4.1: Compuerta NAND 4011B…………………………………………………………. 12
Figura 4.2: Compuerta NAND 4011UB………………………………………………………... 13
Figura 5.1: Circuito inversor CMOS…………………………………………………………… 16
Figura 5.2: Circuito NAND CMOS…………………………………………………….………. 17
Figura 5.3: Circuito NOR CMOS……………………………………………………….……… 18
Figura 6.1. Perfiles de entrada de las familias lógicas TTL y CMOS, clasificados por su valor de
ViLmax ………………………………………………………………………………………….… 20
Figura 6.2. Perfiles de salida de las familias lógicas TTL y CMOS, clasificados por su valor de
VoLmax……………………........................................................................................................... 21
Figura 6.3. Comparación del producto consumo por tiempo de propagación de las familias lógicas
TTL y CMOS estudiadas………………………………………………………………………. 21
 1

Capítulo 1

Introducción

Complementary metal-oxide-semiconductor o CMOS (semiconductor complementario de

óxido metálico) es una de las familias lógicas empleadas en la fabricación de circuitos

integrados. Fue desarrollada por Wanlass y Sah de Fairchild Semiconductor, una compañía

norteamericana fundada en 1957 que introdujo en el Mercado el primer circuito integrado

de principios de los años 60. Su introducción comercial se debió a RCA con su famosa

familia lógica CD4000. Su principal característica consiste en la utilización conjunta de

transistores de tipo pMOS y tipo nMOS configurados de tal forma que, en estado de reposo,

el consumo de energía es únicamente el debido a las corrientes parásitas, colocado

obviamente en la placa base.

En la actualidad, la mayoría de los circuitos integrados que se fabrican utilizan la tecnología

CMOS. Al ser más simple y permitir más circuitos en un área determinada de sustrato y

reduce el costo por función.

Esta tecnología se incluye en microprocesadores, memorias, procesadores digitales de

señales y muchos otros tipos de circuitos integrados digitales cuyo consumo es

considerablemente bajo.
 2

Objetivos

- Objetivo General

Conocer el proceso de fabricación de CMOs, sus características, sub familias,

parámetros y la importancia de su uso en distintas aplicaciones.

- Objetivos específicos

Identificar los distintos tipos de compuertas lógicas CMOS y sus principios

básicos de funcionamiento.

Reconocer las principales diferencias entre la familia CMOS y la familia TTL,

así como la manera conectar elementos de ambas familias.

Conocer las diferentes subfamilias CMOS asi como sus características y

aplicaciones.
 3

Capítulo 2

1. TECNOLOGIAS DE FABRICACION CMOS

o El proceso comienza con la difusión del pozo n

o Se crece una gruesa capa de dióxido de silicio para que pueda proteger las

regiones de la difusión del fosforo.

Figura 1.1 Difusión de pozo n.

o Se define una región activa (región donde se localizan los transistores)

usando la técnica “oxidación local” (LOCOS), el cual consiste en depositar

una capa de nitruro de silicio (Si3N4) sobre el pozo n y otra sobre el pozo p.

o Las regiones de nitruro de silicio a un tiempo prolongado de oxidación

húmeda forma un oxido de campo grueso , el cual es necesario para aislar

 4

transistores y para evitar que se formen canales de conducción en la

superficie de silicio

Figura 1.2 Utilización de la técnica LOCOS para el crecimiento del óxido.

Las zonas cubiertas con Si3N4 definen la región activa de los dispositivos.

o Se forma la puerta de polisilicio.

o La delgada capa de óxido en la región activa se elimina primero usando un

grabado húmedo seguido por el crecimiento de un óxido muy delgado y de

gran calidad en la puerta

o Se deposita una capa de polisilicio generalmente dopado con arsénico.

o Se aplica fotolitografia con una resolución muy fina para conseguir reducir

lo más que se pueda la longitud del canal del transistor MOS

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Figura 1.3 Resultado de aplicar el proceso de oxidación local LOCOS. Los óxidos

gruesos sirven para aislar eléctricamente los dispositivos.

o Se usa un implante de arsénico en elevadas dosis para formar las regiones

de fuente y drenador n+ de los MOSFETs canal n. Se usa el contacto de

polisilicio para funcionar como barrera para este implante para proteger la

región del canal o una capa de material fotorresistente. El óxido de campo

de elevado grosor detiene el implante e impide que se formen regiones n+

fuera de las regiones activas.

Figura 1.4 Implantación de As para formar regiones de fuente y drenador

en el transistor MOS de canal n.

o Se puede realizar un proceso similar de fotolitografía para proteger los

MOSFET n durante el implante de boro cuando se definen los contactos de

fuente y drenador en los MOSFET canal p

 6

Figura 1.5 Implantación de boro para formar regiones de fuente y

drenador en el transistor MOS de canal p.

o Se deposita en toda la estructura una gruesa capa de óxido mediante un

proceso denominado Chemical Vapor Deposition (CVD) antes de que se

abran los huecos para realizar los contactos

Figura 1.6 Deposición de una gruesa capa de óxido mediante CVD.

 7

Abertura de las ventanas donde se realizan los contactos a los diferentes

terminales de los transistores.

o Se vaporiza o metaliza por bombardeo iónico una delgada capa de aluminio

sobre la oblea.

o Se aplica un tratamiento con soluciones acidas para eliminar partículas y

residuos

o Finalmente se aplica enmascaramiento y grabado para formar la

interconexión

Figura 1.7 Metalización para formar los contactos de fuente/drenador en los

transistores p y n.

2. CARACTERÍSTICAS DE LA FAMILIA CMOS

Las características se pueden dividir en:

 Estáticas

o Transferencia:

Esta característica se aproxima a la de una puerta ideal siendo la

tensión de salida igual al doble de la tensión de entrada como se aprecia con

las siguientes curvas

 8

Figura 2.1 Curva característica de transferencia del inversor CMOS

o Entrada y Salida:

Tienen un valor reducido de las corrientes de entrada siendo esta

inferior a ±1mA así como de salida la cual está entre ±10mA y ±50

mA, las cuales dependen de manera directa de la tensión de

alimentación.

Los niveles lógicos dependen de la siguiente manera:

-𝑉𝑖𝐻𝑚𝑖𝑛 = 70%𝑉𝐷𝐷

-𝑉𝑖𝐿𝑚𝑎𝑥 = 30%𝑉𝐷𝐷

Como la siguiente representación gráfica:

 9

Figura 2.2 Representación gráfica de los valores de entrada y

salida

Se llega a deducir que CMOS tiene un mayor fan-out que las TTL y

puede llegar a considerar la siguiente expresión

𝐶𝑜𝑚𝑎𝑥
𝑓𝑎𝑛 − 𝑜𝑢𝑡 =
𝐶𝑖(𝑢.𝑐.)

𝐶𝑜𝑚𝑎𝑥 : Capacidad de carga máxima permitida en la salida

𝐶𝑖(𝑢,𝑐) : Capacidad de cada entrada conectada

o Inmunidad frente al ruido:

Se conoce que la inmunidad frente al ruido es cercana al 30% 𝑉𝐷𝐷

 10

o Consumo estático (disipación de potencia):

Se considera un consumo estático solo en los circuitos digitales

donde las transiciones entre niveles lógicos sean poco frecuentes en las

cuales el valor de la potencia estática está en orden de 𝑛𝑊.

Para efectuar los cálculos de la potencia media estática disipada

utilizaremos la siguiente fórmula:

𝑃𝐷 = 𝐼𝐶𝐶 𝑉𝐶𝐶

Dónde 𝐼𝐶𝐶 :

𝐼𝐶𝐶𝐻 + 𝐼𝐶𝐶𝐿
𝐼𝐶𝐶 =
2

 Dinámicos

o Retardo de propagación:

El retardo de propagación ha sido una de las mayores desventajas de

la familia CMOS por ello al desarrollar las subfamilias estas se encaminan

a la reducción del retardo de propagación el cual depende de:

- Alimentación 𝑉𝐷𝐷 conectada a la puerta.

- Capacidad de carga conectada a la salida 𝐶𝑜 .

 11

o Frecuencia de máximo funcionamiento:

El cálculo se aplica usando la siguiente fórmula:

1
𝑓𝑚𝑎𝑥 =
4𝑡𝑝𝐷

𝑡𝑝𝐷 : Tiempo de propagación

o Producto consumo por tiempo de propagación:

Este es un parámetro que se usa en la comparación de familias y

subfamilias el cual se busca que sea el menor posible

𝑝𝑜𝑡𝑒𝑛𝑐𝑖𝑎 × 𝑟𝑒𝑡𝑎𝑟𝑑𝑜 = 𝑃𝐷 𝑇𝑝𝐷

o Consumo dinámico (disipación de potencia):

Depende de:

- Capacidad de salida

- Frecuencia de conmutación

- Alimentación aplicada a la puerta

𝑃𝑇 = 𝑓𝐶𝑉𝐷𝐷 2

3. COMPOSICIÓN DE LA FAMILIA CMOS

 12

La familia CMOS aprovecha la posibilidad de poder fabricar dispositivos con canales n y

p en el mismo sustrato:

-El MOSFET de canal n conduce cuando el voltaje de compuerta a fuente es

positivo

-El MOSFET de canal p conduce cuando el voltaje de compuerta a fuente es

negativo

-Ambos se dejan de conducir si el voltaje de compuerta es a fuente es cero.

4. SUBFAMILIAS CMOS

4.1. CMOS ESTANDAR (serie 4000, 4000A, 4000B y 4000UB)

La serie 4000 de la familia CMOS es la ‘base’ de la cual han ido evolucionando las

demás subfamilias. Cada una de las tres series disponibles de esta subfamilia tiene

características distintas a continuación vamos a detallar las principales:

4.1.1. Serie 4000A:

- Alimentación: 3-12 V

- Corriente de salida: 0.5mA y -0.5mA

- Tiempo de propagación: 125 ns

4.1.2. Serie 4000B:

- Alimentación: 3-18 V

- Corriente de salida: mA y -1mA

 13

La diferencia entre esta serie y la anterior es la incorporación de un buffer

(de donde viene la sigla B) en la salida, lo que permite las corrientes antes

mencionadas. Un ejemplo de esta serie es la compuerta NAND 4011B que se

muestra en la figura 4.1, donde podemos ver el buffer en la salida de la señal (Q5,

Q6, Q7, Q8).

Figura 4.1: Compuerta NAND 4011B

4.1.3. Serie 4000UB:

Para esta serie la diferencia radica en que se ha suprimido el buffer

(unBuffered) lo que reduce el retardo de propagación a 90 ns, aunque esto también

causa que se reduzca la inmunidad al ruido. En la figura 4.2 podemos ver un

ejemplo de esta serie que es la compuerta 4011UB, donde ya no se encuentra el

buffer que veiamos en la compuerta 4011B (Figura4.1)

 14

Figura 4.2: Compuerta NAND 4011UB

4.2. TTL-CMOS (SERIE 54C/74C)

Esta subfamilia surge de la necesidad de cambiar los elementos TTL por los

elementos CMOS ya que en distintos aspectos son superiores (esto se detallará más

adelante cuando hablemos de las diferencias entre familias). Los componentes de esta

familia no solo son análogos con los TTL sino que tienen la ventaja que su alimentación

está en un rango de 3 a 15 V mientras que los TTL solo admiten 5 V.

Se distinguen dos series diferentes, la serie 54C y la serie 74C. La principal

diferencia entre ambas es el rango de temperaturas en el que operan, la serie 54C opera

entre -40 °C y 80 °C, mientras que la serie 74C opera entre -55°C y 125 °C por eso es

muy usada en el área militar.(Acha, 2002)

4.3. CMOS DE ALTA VELOCIDAD (HCMOS/SERIE 54HC/74HC)

Esta es la subfamilia más difundida en el mercado ya que además de su

compatibilidad pin a pin con la familia TTL, logra alcanzar la velocidad es comparables

con a la subfamilia LSTTL pero con consumos muy inferiores.

 15

Dentro de esta subfamilia podemos distinguir tres series:

4.3.1. Serie 54HC/74HC:

Similares a la serie CMOS 4000, con una alimentación entre 2 y 6 V y un

buffer incorporado a la salida que permite corrientes de -4mA y 4ma y un tiempo

de propagación de 6 ns.

4.3.2. Serie 54HCT/74HCT:

Sus niveles lógicos de entrada son reconocibles por la familia TTL, de ahí

vienen las siglas HCT (HCMOS-TTL). Tienen un buffer en la salida y en la entrada,

un voltaje de alimentación de 5V ±10% y un tiempo de propagación de 6 ns.

4.3.3. Serie 54HCU/74HCU:

Tiene características iguales a la serie HC con la diferencia que no tiene

buffer (Unbuffered), lo que genera menor corriente de salida, pero un mejor tiempo

de propagación igual a 5ns.

4.4. CMOS AVANZADA (ACL, SERIES 74AC Y 74ACT)

En esta subfamilia se presenta una gran mejora ya que se reduce el consumo por

tiempo de propagación, la inmunidad al ruido es tres veces superior a la familia TTL. Las

dos series existentes en esta familia son 54AC/74AC y 54ACT/54AC, ambas con buffer

en la salida, corrientes de -24mA y 24mA y tiempo de propagación de 3 ns.

 16

4.5 OTRAS SUBFAMILIAS

Las subfamilias que se investiga actualmente buscan acercarse a ser una compuerta

ideal. Por ejemplo, la empresa TOSHBA desarrollo la subfamilia VHCT con un retardo de

propagación de 3,5 ns y corriente de salida de 1A por puerta. (Acha, 2002)

5. CIRCUITOS DE LOGICA CMOS

5.1. INVERSOR

En la figura 5.1 se puede observar la configuración de un inversor CMOS, para el

análisis debemos tener en cuenta que el comportamiento del transistor MOS (del que está

compuesto el inversor) es el siguiente: el MOS de canal n conduce cuando su voltaje de

compuerta a fuente es positivo, el de canal p conduce cuando su voltaje de compuerta a

fuente es negativo y ambos se apagan si el voltaje de compuerta a fuente es 0.(Floyd, 2006)

Si se aplica un nivel alto a la entrada, el transistor de canal p Q1 no conduce y el de

canal n Q2 se satura. Esto hace que la salida se conecte a tierra a través de Q2, produciendo

un nivel bajo de salida.

Si se aplica un nivel bajo sucede lo contrario, el transistor de canal p Q1 se satura

y el de canal n Q2 no conduce, por lo que salida queda conectada al voltaje de alimentación

a través de Q1, produciendo un nivel alto de salida.

 17

Figura 5.1: Circuito inversor CMOS

5.2. PUERTA NAND CMOS

En la figura 5.2 se observa la configuración de una compuerta NAND CMOS,

analizaremos los cuatro diferentes casos que se pueden presentar y que se encuentran

resumidos en la tabla de la figura.

Cuando ambas entradas se encuentran en nivel bajo, Q1 y Q2 (de canal p) se saturan

mientras que Q3 y Q4 (de canal n) no conducen, esto provoca que la salida este conectada

al voltaje de alimentación a través de Q2 y obtengamos una salida en nivel alto.

Cuando la entrada A se encuentra en alto y la entrada B en bajo, Q1 y Q4 se saturan

mientras que Q2 y Q3 no conducen, la salida queda conectada al voltaje de alimentación a

través de Q1 y tenemos una salida en alto.

Cuando la entrada A se encuentra en bajo y la entrada B en alto, Q2 y Q3 se saturan,

al tiempo que Q1 y Q4 están en corte, la salida se conecta al voltaje de entrada a través de

Q2 y tenemos una salida en alto.

 18

Como último caso tenemos cuando la entrada A y la entrada B se encuentran en

nivel alto, Q1 y Q2 están en corte mientras que Q3 y Q4 se saturan, esto provoca que la

salida se conecte a tierra a través de Q3 y Q4, generando una salida en nivel bajo.

Figura 5.2: Circuito NAND CMOS

5.3. PUERTA NOR CMOS

Para la compuerta NOR CMOS (cuyo circuito podemos ver en la figura 5.3) se

presentan cuatro casos al igual que en la compuerta NAND, siempre tomando en cuenta

que se componen de transistores MOS cuyo comportamiento ya se describió anteriormente.

El primer caso se da cuando ambas entradas están en nivel bajo, la diferencia de

potencial es negativa para Q1 y Q2 por lo que se saturan mientras que Q3 y Q4 no

conducen, esto provoca que la salida se conecte al voltaje de entrada a través de Q1 y Q2,

obteniendo una salida en nivel alto.

El segundo caso es cuando la entrada A esta en nivel bajo y la entrada B está en

nivel alto, tenemos a Q1 y Q4 saturados, Q2 y Q3 en corte y a la salida conectada a tierra

a través de Q4, obteniendo como resultado una salida en nivel bajo.

 19

El tercer caso es con la entrada A en nivel alto y la entrada B en nivel bajo, tenemos

a Q1 y Q4 en corte, Q2 y Q3 saturados, esto resulta en la salida conectada a tierra a través

de Q3, lo que significa una salida en nivel bajo.

El cuarto y último caso consiste en ambas entradas en nivel alto, para estos valores

tenemos a Q1 y Q2 en corte, Q3 y Q4 saturados y la salida conectada a tierra a través de

Q4 y Q3, obteniendo una salida en nivel bajo.

Figura 5.3: Circuito NOR CMOS

 20

6. DIFERENCIAS DE LA FAMILIA CMOS CON LA TTL:

 Los componentes CMOS son usualmente más caros que los equivalentes en TTL.

Sin embargo, la tecnología CMOS es más barata a nivel de sistema, esto debido a

los chips que poseen un menor tamaño además que requieren menos regulación.

 Los componentes CMOS son más susceptibles a daños por descargas

electrostáticas con respecto a los componentes TTL.

 En la fabricación de los circuitos integrados se usa transistores bipolares (son las

que contienen emisor, colector y base) para el TTL, y transistores unipolares

(pMos y nMos) para la tecnología CMOS

 Los circuitos integrados CMOS son de menor consumo de potencia que los TTL.

 Las diferencias en sus características les proporcionaron diferentes aplicaciones.

 Las TTL son utilizadas en laboratorios de estudios y en la etapa de diseño de

nuevos equipos electrónicos, mientras los circuitos integrados de familia CMOS

ocupan un papel importante en los equipos que funcionan en varios lugares de la

industria y telecomunicaciones.

 La familia CMOS tiene como ventaja su gran densidad de integración, su reducido

consumo y como desventaja su velocidad (son lentas).

 La familia TTL al contrario tiene como ventaja su velocidad y como desventaja

su consumo.

6.1 PERFILES DE ENTRADA DE FAMILIA TLL Y CMOS

 21

En la Figura 6.1 se comparan los perfiles de entrada de las familias lógicas estudiadas:

TTL y CMOS (alimentada a 5 V), clasificados por el valor descendente de ViLmax.

Figura 6.1. Perfiles de entrada de las familias lógicas TTL y CMOS,

clasificados por su valor de ViLmax

6.2 PERFILES DE SALIDA DE FAMILIAS TTL Y CMOS

En la Figura 6.2 se comparan los perfiles de salida de las familias lógicas estudiadas:

TTL y CMOS (alimentada a 5 V), clasificados por el valor descendente de VoLmax.

 22

Figura 6.2. Perfiles de salida de las familias lógicas TTL y CMOS, clasificados por
su valor de VoLmax

6.3 PRODUCTO CONSUMO POR TIEMPO DE PROPAGACION

En la Figura 6.66 se compara el valor que toma el producto consumo por tiempo de

propagación para cada una de las familias lógicas, TTL y CMOS.

Figura 6.3. Comparación del producto consumo por tiempo de

propagación de las familias lógicas TTL y CMOS estudiadas
 23

7. COMPATIBILIDAD ENTRE FAMILIAS LOGICAS

Hay situaciones en las que se deben conectar entre sí diferentes dispositivos, bien para

comunicar equipos lógicos diseñados con distinta tecnología, o porque se requiera

aprovechar las diferentes ventajas que aportan las distintas familias lógicas conectándolas

entre sí.

Para conectar distintas familias lógicas se debe garantizar su compatibilidad, tanto desde

el punto de vista de sus tensiones como de sus corrientes, asegurando que se cumplen las

siguientes condiciones:

 Compatibilidad de tensiones: Al conectar la salida de un circuito (puerta

excitadora) con la entrada de otro (puerta excitada) se debe cumplir:

Esta última condición, la del nivel alto, es la que principalmente se debe

considerar, ya que, el nivel bajo al ser próximo a cero voltios suele cumplirse

en la mayoría de los casos. La interfaz consiste normalmente en disminuir o

elevar la tensión de salida VoH para cumplir dicha condición.

 Compatibilidad de corrientes: Al conectar la salida de un circuito (puerta

excitadora) con la entrada de otro (puerta excitada) se debe cumplir que:

 24

o Si la corriente de salida de un circuito es entrante (positiva), en la

entrada del otro circuito interconectado deberá ser saliente (negativa), o

viceversa.

o El circuito que ataca o excitador debe suministrar la suficiente corriente

en su salida como demande la entrada del circuito atacado o excitado.

Es decir, se deben cumplir las siguientes condiciones en los niveles

lógicos alto y bajo:

Todas estas condiciones de compatibilidad se pueden comprobar fácilmente en las

representaciones de los perfiles de entrada y salida de circuitos lógicos, verificando

que:

o para que exista compatibilidad de tensiones, al superponer las ventanas

de nivel alto y bajo del perfil de salida de la puerta excitadora sobre sus

ventanas homólogas del perfil de entrada de la puerta excitada deben

estar contenidos todos sus puntos en esta última,

o las corrientes de entrada de la puerta excitada y de salida de la puerta

excitadora, para un determinado nivel lógico, deben tener signos

contrarios y,
 25

o el perfil de salida de la puerta excitadora, en cada nivel lógico, debe

tener un valor absoluto de corriente mayor que el perfil de entrada de la

puerta excitada.

Según sea la alimentación de la puerta excitadora: igual, menor o mayor respecto

de la alimentación de la puerta excitada existen tres casos de interfaces, que se

estudian en los apartados siguientes.

Capítulo 3

Conclusiones

 Pudimos conocer el proceso de fabricación de CMOS, sus características, sub

familias, parámetros

 Se logró identificar los distintos tipos de compuertas lógicas CMOS y sus principios

básicos de funcionamiento.

 Reconocimos las principales diferencias entre la familia CMOS y la familia TTL,

así como la manera conectar elementos de ambas familias.

 Conocimos las diferentes subfamilias CMOS así como sus características y

aplicaciones.

 Logramos entender la importancia de esta familia de compuertas lógicas.

 26

Referencias bibliográficas

1. Acha, S. (2002). Electrónica digital: Introducción a la lógica digital. España:

Alfaomega, Ra-ma.

2. Floyd, T. (2006). Fundamentos de sistemas digitales. Madrid: Pearson Education.

3. Morris, M. (2003). Diseño digital. Mexico: Pearson Education.

4. Floyd, T.L., (2006), Fundamentos de sistemas digitales, Madrid, Pearson

Educación S.A.

5. Morris, M., (2003), Diseño Digital, México, Pearson Educación S. A.

6. Acha, S., Castro, M., Pérez, J., Rioseras, M., (2006), Electrónica digital.

Introducción a la lógica digital: teoría, problemas y simulación, España, RA-MA

Editorial

7. Universidad de Granada. Tecnología de fabricación de circuitos integrados .

Tecnologia CMOS. Recuperado de

http://electronica.ugr.es/~amroldan/deyte/cap13#135