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1.

La tabla mostrada la deduci por tabulación desde el numero 0 al 15, teniendo en las salidas de los
comparadores, las comparaciones que me dice que haga el grafico. En la salida aplico el teorema básico
del F.A para la suma tanto para la resta. Tendiendo las salidas, solo faltaría convertir estas salidas en las
variables de entrada y esto realiza haciendo uso del mapa K.

Salida del 1er Comp Salida del 2do Comp

Entrada Código Gray X> Y X= Y X< Y W> Z W= Z W< Z Salida
A B C D X Y W Z Ai Bi Ci-1 Ai Bi Ci-1 Si Ci Di Bi
0 0 0 0 0 0 0 0 0 0 1 0 0 1 0 1 0 1 1
1 0 0 0 1 0 0 0 1 0 1 0 0 0 1 1 0 1 1
2 0 0 1 0 0 0 1 1 0 1 0 0 1 0 1 0 1 1
3 0 0 1 1 0 0 1 0 0 1 0 1 0 0 1 0 1 0
4 0 1 0 0 0 1 0 0 0 0 1 1 0 0 1 0 1 0
5 0 1 0 1 0 1 0 1 0 0 1 0 1 0 1 0 1 1
6 0 1 1 0 0 1 1 1 0 0 1 0 0 1 1 0 1 1
7 0 1 1 1 0 1 1 0 0 0 1 0 1 0 1 0 1 1
8 1 0 0 0 1 0 0 0 0 1 0 0 1 0 1 0 1 1
9 1 0 0 1 1 0 0 1 0 1 0 0 0 1 1 0 1 1
10 1 0 1 0 1 0 1 1 0 1 0 0 1 0 1 0 1 1
11 1 0 1 1 1 0 1 0 0 1 0 1 0 0 1 0 1 0
12 1 1 0 0 1 1 0 0 1 0 0 1 0 0 1 0 1 0
13 1 1 0 1 1 1 0 1 1 0 0 0 1 0 1 0 1 1
14 1 1 1 0 1 1 1 1 1 0 0 0 0 1 1 0 1 1
15 1 1 1 1 1 1 1 0 1 0 0 0 1 0 1 0 1 1

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Según la tabla Si y Di siempre será 1, Ci siempre será 0. Solo aplicamos Mapa K para Bi.

MAPA K
A A'
D' 0 0
B
D
0 0
B'
D'
C' C C'

𝐵𝑖 = (𝐵 + 𝐷 + 𝐶)(𝐶 + 𝐵 + 𝐷)

Finalmente, las salidas serian

𝑆𝑖 = 𝐷𝑖 = 1
𝐶𝑖 = 0
𝐵𝑖 = (𝐵 + 𝐷 + 𝐶)(𝐶 + 𝐵 + 𝐷

2. PREGUNTA 2:

library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
use IEEE.STD_LOGIC_UNSIGNED.ALL;

entity SumaResta is
port (
A : in STD_LOGIC_VECTOR (3 downto 0);
B : in STD_LOGIC_VECTOR (3 downto 0);
Sel : in STD_LOGIC;
Salida : out STD_LOGIC_VECTOR (3 downto 0)
);

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end SumaResta;

architecture Behavioral of SumaResta is

begin

Salida <= ( A - B ) when Sel = '1' else ( A + B );

end Behavioral;

3. PREGUNTA 3:

Diseñar la función f dado, usando solo

el bloque lógico mostrado:

𝑓 = 𝐴 2 𝐴̅3 + 𝐴1 𝐴 3 + ̅̅̅
𝐴 2 𝐴3

**RESPUESTA:

Primero vemos la función de un multiplexor 2:1;

̅̅̅̅ ) + 𝑖1(𝑠𝑒𝑙 ) = 𝑓
𝑖0. (𝑠𝑒𝑙
Vemos que la entrada “sel” se multiplica
. al primer término con su manera .
. complementaria y se le suma el segundo
. con su término normal.
Debemos de buscar una expresión en la ecuación booleana de la función f, por ello se aplicará por
teorema de Shannon en términos de A3 ya que es el termino que siempre se repite en:

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𝑓 = 𝐴 2 𝐴̅3 + 𝐴1 𝐴 3 + ̅̅̅ 𝐴 2 𝐴3
𝑃𝑜𝑟 𝑡𝑒𝑜. 𝑆ℎ𝑎𝑛𝑛𝑜𝑛:
𝐴 ̅3 𝐴 2 + 𝐴 3 (𝐴
̅̅̅2 + 𝐴 2 𝐴1 )
̅̅̅2 + 𝐴 2 𝐴1 )
Pór lo tanto i0 sería A2 y i1 sería (𝐴

Para que del OR salga A3, entonces

A3 + 0

Primer MUX, debe de salir A2, entonces

Para i0 es cero. Para mux bloque:

I0 = 0 (low); i1 = 1 (High)

Sel = A2

Segundo MUX, debe de salir A2, entonces

Sel = A2; i0 = 1; i1 = A1

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Por lo tanto, el circuito queda casi:

4.

𝑇𝑒𝑛𝑖𝑒𝑛𝑑𝑜 𝑝𝑎𝑟𝑎 𝑒𝑚𝑝𝑒𝑧𝑎𝑟 𝑙𝑎𝑠 𝑣𝑎𝑟𝑖𝑎𝑏𝑙𝑒𝑠

𝑆=𝑎 𝑏
𝐶𝑜𝑢𝑡 = 𝑎𝑏

𝐸𝑛 𝑒𝑙 𝑚𝑢𝑙𝑡𝑖𝑝𝑙𝑒𝑥𝑜𝑟 𝑡𝑒𝑛𝑒𝑚𝑜𝑠

𝐷0 = 𝑆̅̅̅̅̅̅̅̅̅̅
𝐶𝑜𝑢𝑡
̅̅̅
𝐷1 = 𝐷0
𝐷2 = 𝐶𝑜𝑢𝑡
̅̅̅̅̅̅̅
𝐷3 = 𝐶𝑜𝑢𝑡
𝑆𝑖𝑒𝑛𝑑𝑜 𝑙𝑎 𝑓𝑢𝑛𝑐𝑖𝑜𝑛 𝑓𝑖𝑛𝑎𝑙𝑚𝑒𝑛𝑡𝑒
̅̅̅̅𝐷0 + 𝐴 ̅𝐵𝐷1 + 𝐴𝐵̅𝐷1 + 𝐴𝐵𝐷2
𝑓 = 𝐴𝐵

𝑆𝑜𝑙𝑢𝑐𝑖𝑜𝑛

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𝑆 = 𝑎𝑏̅ + 𝑎̅𝑏
𝑆̅ = 𝑎𝑏 + ̅̅̅
𝑎𝑏

𝐷0 = 𝑆̅̅̅̅̅̅̅̅̅̅
𝐶𝑜𝑢𝑡 = 𝑆𝑐𝑜𝑢𝑡 + 𝐷0 = ̅̅̅̅̅̅̅̅
𝑆𝐶𝑜𝑢𝑡
𝐷0 = (𝑎 𝑏)𝐶𝑜𝑢𝑡 + ̅̅̅̅̅ ̅̅̅̅̅̅̅
𝑎 𝑏𝐶𝑜𝑢𝑡
𝐷0 = (𝑎𝑏̅ + 𝑎̅𝑏)(𝑎𝑏) + (𝑎𝑏 + 𝑎𝑏̅̅̅)(𝑎̅ + 𝑏̅ )
̅̅̅ + 𝑎𝑏
𝐷0 = 𝑎𝑏 ̅̅̅

𝐷1 = ̅̅̅
𝐷0 = 𝑎 + 𝑏
𝐷2 = 𝐶𝑜𝑢𝑡 = 𝑎 + 𝑏
̅̅̅̅̅̅̅ = 𝑎̅ + 𝑏̅
𝐷3 = 𝐶𝑜𝑢𝑡

𝐴=𝑐
𝐵=𝑑

𝐿𝑢𝑒𝑔𝑜 𝑡𝑒𝑛𝑒𝑚𝑜𝑠:
̅̅̅̅𝐷0 + 𝐴 ̅𝐵𝐷1 + 𝐴𝐵̅𝐷1 + 𝐴𝐵𝐷2
𝑓 = 𝐴𝐵
̅̅̅̅̅̅̅ + (𝑎 + 𝑏)𝑐̅𝑑 + 𝑐𝑑̅𝑎𝑏 + 𝑐𝑑(𝑎
𝑓 = 𝑎𝑏𝑐𝑑 ̅̅̅̅̅̅̅
+ 𝑏)
𝑓 = 𝑎𝑏𝑐𝑑 + 𝑎𝑐̅𝑑 + 𝑏𝑐̅𝑑 + 𝑎𝑏𝑐𝑑 + 𝑎̅𝑐𝑑 + 𝑏̅ 𝑐𝑑
̅̅̅̅̅̅̅ ̅
𝑃𝑜𝑟 𝑀𝑎𝑝𝑎 𝐾 𝑠𝑒 𝑡𝑖𝑒𝑛𝑒

0 1 11 10
0 1 1
1 1 1
11 1 1
10 1 1

𝑆𝑖𝑒𝑛𝑑𝑜 𝑓𝑖𝑛𝑎𝑙𝑚𝑒𝑛𝑡𝑒 𝑙𝑎 𝑓𝑢𝑛𝑐𝑖𝑜𝑛

̅̅̅̅̅̅̅ + 𝑎𝑏𝑐𝑑̅ + 𝑎𝑏̅𝑑 + 𝑏𝑐̅𝑑 + 𝑎̅𝑐𝑑

𝑓 = 𝑎𝑏𝑐𝑑
𝑓 = ∑𝑚(0,3,5,7,9,11,13,14)

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5.

R A1 A0 Y3 Y2 Y1 Y0 Diseñar un desplazado de datos de 4 bits (rotación izquierda),

X 0 0 I3 I2 I1 I0 como se muestra en la tabla y se debe cumplir:
0 0 1 I2 I1 I0 0 Entradas: I3/I2/I1/I0
0 1 0 I1 I0 0 0 Salidas: Y3/Y2/Y1/Y0
0 1 1 I0 0 0 0 Señales de control: R/A1/A0
1 0 1 I2 I1 I0 I3 Utilice el mínimo de MUXs 4:1 y puertas simples.
1 1 0 I1 I0 I3 I2
1 1 1 10 I3 I2 I1
• Se tendra en cuenta una entrada de selección R para algunas entradas de ciertos MUXs
• Esta entrada de selección R se multiplicará (usando un AND) con una entrada del primer Mux,
donde la salida será una entrada para otro Mux. Asi cuando R=’0’ el producto será ‘0’ pero cuando
R=’1’ el producto dependerá del otro factor, osea dejará pasar la señal.
• Por simple inspección podemos notar que para la salida Y3 del primer Mux no depende de R:

̅̅̅̅. 𝐴0
𝑌3 = 𝐴1 ̅̅̅̅. 𝐼3 + 𝐴1
̅̅̅̅𝐴0.𝐼2 + 𝐴1𝐴0
̅̅̅̅. 𝐼1 + 𝐴1𝐴0. 𝐼0

• Para Y2(segundo Mux) vemos que solo la entrada I0 depende de R (si R=0 entonces I0=0, pero si
R=1 I0=I3, donde ese I3 viene a ser de la entrada del primer Mux). Ademas las entradas I2, I1, I3 ya
empiezan a desplazarse con respecto a las entradas del primer Mux. La siguiente ecuación lo explica
mejor:

̅̅̅̅. 𝐴0
𝑌2 = 𝐴1 ̅̅̅̅. 𝐼2 + 𝐴1
̅̅̅̅𝐴0. 𝐼1 + 𝐴1𝐴0
̅̅̅̅ .𝐼0 + 𝐴1𝐴0. (𝑅. 𝐼3)

• Para Y1(tercer Mux) las entradas I0 e I1 dependen de R, las otras entradas se desplazan con
respecto a las entradas del primer Mux. Muy similar al anterior:

̅̅̅̅.𝐴0
𝑌1 = 𝐴1 ̅̅̅̅. 𝐼1 + 𝐴1
̅̅̅̅𝐴0. 𝐼0 + 𝐴1𝐴0
̅̅̅̅. (𝑅. 𝐼3) + 𝐴1𝐴0. (𝑅. 𝐼2)

• Para Y0(cuarto Mux) las entradas I0, I1 e I2 dependen de R, la entrada I3 del cuarto mux se
desplaza con respecto a las entradas del primer Mux, en otras palabras esta entrada viene a ser
I0.

̅̅̅̅. 𝐴0
𝑌0 = 𝐴1 ̅̅̅̅. 𝐼0 + 𝐴1
̅̅̅̅𝐴0.(𝑅. 𝐼3) + 𝐴1𝐴0
̅̅̅̅ .(𝑅. 𝐼2) + 𝐴1𝐴0.(𝑅. 𝐼1)

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