Informe Previo No.

3: “CIRCUITOS ARITMETICOS Y
LOGICOS PARA EL MANEJO DE DATOS”
Universidad Nacional de Ingeniería
Facultad de Ingeniería Eléctrica y Electrónica
Laboratorio de Sistemas Digitales I (EE635-N2) - 2018-II
Avendaño Condori David 20150387B, Estrella León Ronald Paul 20150157G,Villa Mendoza Sergio 20151273k
Aguirre Yurivilca Rodolfo Saúl 20151159C

Además estos dispositivos pueden usarse también para la

Abstract- The present report provides a summary of the MSI realización de funciones complejas con un considerable ahorro
circuits( latch , transceivers,decoder,etc) The information to be de área frente al uso de puertas básicas (circuitos SSI).
considered in the implementation, the analysis of the requested
circuits and their respective simulations in the Proteus.
II. OBJETIVOS
I. INTRODUCCIÓN
 Comprobar el funcionamiento de circuitos integrados
Los sistemas combinacionales son aquellos en los que las salidas sumadores binarios.
dependen exclusivamente de las entradas, luego para una misma  Comprobar el funcionamiento de los multiplexores.
entrada siempre se tiene la misma salida.  Aprender cómo funcionan los CI: Comparador 7485,
Codificadores de Prioridad CD4532, Decodificador de
Hasta ahora el diseño de funciones lógicas, o de circuitos lógicos, teclado 74C922, el CI generador de bit de paridad
se ha realizado mediante el uso exclusivo de puertas básicas. Los 74180 y el convertidor de voltaje MAX232.
circuitos que contienen estas puertas básicas son conocidos como
 Implementar circuitos combinacionales utilizando
SSI (Small Scale of Integration) por que contienen un número
decodificadores, codificadores, multiplexores,
pequeño de transistores. El diseño que se realiza con estos
sumadores, latch y transceivers.
dispositivos se denomina CUSTOM.
III. FUNDAMENTO TEÓRICO
Un paso más profundo en el diseño HARDWARE es realizar un
diseño SEMICUSTOM, basado en el uso de bloques
 Circuitos combinacionales: Cuando las funciones
constructores más complejos. Esto se puede hecer mediante el
lógicas son muy complejas no siempre el diseño basado
uso de sistemas o circuitos MSI (Medium Scale of Integration)
en la minimización y posterior implementación con
dónde el número de puertas básicas puede llegar a 100.
compuertas lógicas, es el más adecuado. Las técnicas de
integración han permitido CI más complejos. Por
Más avanzados son los sistemas LSI (Large Scale of Integration
ejemplo en MSI se dispone de CI de hasta 100 puertas.
~1000), VLSI (Very Large Scale of Integration >1000), y ULSI
Estos bloques funcionales MSI, si bien a veces tienen
(Ultra Large Scale of Integration >100000).
fines específicos, pueden aplicarse a la implementación
de funciones lógicas de muchas variables. Las ventajas
En un computador se realizan principalmente operaciones de
caen en la disminución de los CI necesarios, del tiempo
codificación y decodificación de datos usando codificadores y
de diseño, del número de conexiones externas y facilita
decodificadores; transmisión y control de datos usando líneas de
el mantenimiento.
bus, multiplexadores y demultiplexadores; y procesado de datos
mediante circuitería aritmética.
 Codificadores: Permiten codificar las líneas de
En nuestro computador podemos encontrarnos los siguientes
entrada. Generalmente codifican en binario o BCD. En
sistemas MSI: ·
la figura 11 se muestra un codificador binario de 8
- CODIFICADORES
entradas y 3 salidas, su circuito interno y su tabla de
- DECODIFICADORES
verdad.
- MULTIPLEXORES
En este codificador se supone que sólo está activa una
- DEMULTIPLEXORES
entrada por vez. En caso de no ser así la salida debe
- SUMADORES
calcularse como la función OR bit a bit de las salidas
- COMPARADORES
 correspondientes a las entradas activadas Los multiplexores , además de multiplexar, pueden
independientemente. Estos decodificadores se llaman usarse eficazmente para implementar funciones lógicas.
sin prioridad. Si en la tabla de verdad de la fig. 11 se
reemplazan con x los ceros a la izquierda de los unos de
las entradas, se obtiene un codificador con prioridad. La
entrada de mayor prioridad es la que define la salida.

Si ninguna entrada está activa las salidas son todas cero,

igual que si estuviera activada la entrada D0. Para evitar  Demultiplexores: Cumplen la función opuesta a los
este problema los codificadores cuentan con una salida multiplexores. Tienen una entrada y m salidas y n
adicional que indica la ausencia de activación de las entradas de selección. La salida seleccionada tendrá el
entradas. Por último los codificadores suelen contar con valor de la entrada.
una entrada de habilitación. Cuando el chip está El circuito de un demultiplexor es coincidente con un
activado es válida la tabla de verdad, si no lo está el chip decodificador que posea entrada de habilitación. Por
no funciona. esta razón no se encuentran demultiplexores
específicos.
Es usual encontrar en algunas familias lógicas
multiplexores/demultiplexores. Estos circuitos pueden
cumplir ambas funciones.

 Decodificador: Son Combinacionales que poseen n

entradas y m salidas. El orden adecuado de la salida se
activa cuando la codificación correspondiente se
inyecta a la entrada. Generalmente son binarios o BCD.
En caso de un decodificador binario si tiene n entradas
poseerá m = 2n salidas. Así un decodificador realiza lo  Comparadores: Realizan la comparación entre dos
opuesto a un codificador. números binarios de n bits.

Los decodificadores, además de usarse para decodificar,

son útiles para implementar funciones lógicas. Cada una
de sus salidas es un minterm de una función de n
variables. Aprovechando la entrada de habilitación que
suelen tener, es posible aumentar el número de
variables.
Se ve la entrada E de habilitación. Si E = 0 el
decodificador está habilitado, si E = 1, cualesquiera
sean los valores de x, y, o z, ninguna salida se activará.
Comparadores de más bits se diseñan de la misma
manera. Los Comparadores poseen además entradas por
=, , esto permite realizar comparadores de elevado
número de bits, partiendo de comparadores menores.

 Multiplexores: Disponen de m = 2n líneas de entrada

(canales), una línea de salida y n líneas de selección. En
función de las líneas de selección determina qué entrada
aparece en la salida.
 IV. CIRCUITOS Y SIMULACIONES
1. Simular y explicar.

El circuito es un comparador de 4 bits que consta de dos

partes; la primera parte es una resta de A y B para eso
se saca el complemento a 1 de B y se le agrega un
acarreo de entrada.

 Medio Sumador (HALF ADDER)

El circuito combinacional que realiza la suma de dos U6

bits de datos, se denomina medio sumador. Don S es la 1

OR

U1
suma y C es el acarreo de dos entradas A y B 1
1
10
8
3
A1
A2
A3
S1
S2
S3
9
6
2
U7 U8
OR

1 15
A4 S4
0 11
B1
OR
7
B2
U2 4
B3
16
B4
1 U3
13 14
C0 C4
1 U4
NOT
74LS83

0 U5
NOT
U9
0 NOT NOT

NOT

U11 U10
AND NOT U12
1 AND

1
 Restadores
La resta se implementa mediante un sumador. El
método consiste en llevar al minuendo a una de las
entradas y el sustraendo en complemento 2 a la otra
entrada.

 Sumador paralelo con acarreo serie (Rippler

Adder):
La segunda parte es más simple puesto que cuando la
En este sumador el acarreo se propaga en serie y por lo resta es igual a 0000 significa que los números son
tanto, el tiempo necesario para que se realice la suma es iguales y debido a las compuertas or la salida será 0
igual a n veces el tiempo de tarda en generarse el esto activara la salida que indica que son iguales y
acarrero en uno de los sumadores. desactivara las otras dos.
Lo siguiente es ver el acarreo de salida del sumador este
será 1 cuando la resta represente a un número positivo
y será 0 cuando el numero sea negativo.

2. Simular y explicar.
 0 1 0 0 0 0 0 0 0 1 0 0
7
U4
A QA
13
0 1 0 0 0 0 0 0 0 1 0 0
1 12
B QB
2 11
6
4
5
3
C
D
BI/RBO
RBI
QC
QD
QE
QF
10
9
15
14
0 1 0 1 0 0 1 1 1 0 0 0
LT QG
74LS48
0 1 0 1 0 0 1 1 1 0 0 0
A0
7
1
2
U5
A
B
QA
QB
13
12
11
0 1 1 0 0 0 1 1 1 0 0 1
1 U1 6
C QC
10
A1

A2
1
0
10
8
3
1
A1
A2
A3
S1
S2
S3
9
6
2
15
4
5
3
D
BI/RBO
RBI
LT
QD
QE
QF
QG
9
15
14
0 1 1 0 0 0 1 1 1 0 0 1
A4 S4
74LS48
1
A3
U2
U3 11
7
4
16
B1
B2
B3
0 1 1 1 0 0 1 1 1 0 1 0
B4

OR
AND 13
C0
74LS83
C4
14
0 1 1 1 0 0 1 1 1 0 1 0
Como se aprecia B es igual 0011 cuando A excede el
Funcionamiento: 9 en binario, de esta manera ̅̅̅̅
𝑆3 𝑆̅2 𝑆̅1 𝑆̅0 nos estaría
El circuito es un conversor de código de binario de 4 dando los números del 0 al 5
bits a BCD para luego poder representar el número
mediante decoder 7448(decodificador decimal). 3. Simular y explicar
Para analizar el conversor realizamos las siguientes U6
10

tablas:
A0
12
A1
13
A2 U4
15
A3
9 7 13
B0 A QA
11 1 12
B1 B QB
14 2 11
B2 C QC
1 6 10
B3 D QD
2 7 4 9
A<B QA<B BI/RBO QE
3 6 5 15

A3 A2 A1 A0 4
A=B
A>B
74LS85
QA=B
QA>B
5 3
RBI
LT
74LS48
QF
QG
14

0 0 0 0 7
U5
13
A QA
1 12

0 0 0 1
B QB
2 11
F0 0 U1 6
C
D
QC
QD
10
10 9 4 9
A0 1 8
A1
A2
S1
S2
6 5
BI/RBO
RBI
QE
QF
15
3 2 3 14
0
0 0 1 0 A1

A2 1
1

11
7
A3
A4

B1
S3
S4
15
LT
74LS48
QG

B2
4

0 0 1 1
B3
16
B4
13 14
C0 C4
74LS83

0 1 0 0
0 1 0 1
0 1 1 0
0 1 1 1 Este circuito tiene la misma función que el circuito
anterior que es la de conversor de código, solo que esta
1 0 0 0
vez para su diseño se ha usado un comparador.
1 0 0 1
El comparador nos indica cuando ̅̅̅ 𝐴2 ̅̅̅
𝐴1 ̅̅̅
𝐴0 ̅̅̅
𝐹0 es
1 0 1 0 mayor que 9, comparando solamente 𝐴2 𝐴1 ̅̅̅
̅̅̅ ̅̅̅ 𝐴0 con
1 0 1 1 100 (puesto que con 101 ya es 1010 o 1011).
1 1 0 0 De esta manera el comparador nos dará una salida alta
1 1 0 1 cuando sea mayor que 9 entonces el numero
̅̅̅̅
𝐵4 ̅̅̅
𝐵3 ̅̅̅
𝐵2 ̅̅̅
𝐵1 pasará de 0000 a 0011 y este al sumarse
1 1 1 0
con ̅̅̅̅
𝐴3 ̅̅̅
𝐴2 ̅̅̅
𝐴1 ̅̅̅
𝐴0 como resultado una tabla igual al
1 1 1 1
caso anterior.
Por lo general (en los problemas) para realizar el
A A A A B B B B A> S S S F
cambio se utiliza el acarreo del sumador y se le
3 2 1 0 4 3 2 1 9 3 2 1 0
suma 0110(6) a ̅̅̅̅𝐴3 ̅̅̅
𝐴2 ̅̅̅
𝐴1 ̅̅̅
𝐴0 , pero para nuestro
… … .. … … … … … … … … … …
circuito no se utiliza el acarreo y simplemente se
desplaza toda la suma: 0 1 0 0 0 0 0 0 0 1 0 0 1
0 1 0 1 0 0 1 1 1 0 0 0 0
A A A A B B B B S S S S 0 1 0 1 0 0 1 1 1 0 0 0 1
4 2 1 0 4 3 2 1 4 3 2 1 0 1 1 0 0 0 1 1 1 0 0 1 0
0 0 0 0 0 0 0 0 0 0 0 0 0 1 1 0 0 0 1 1 1 0 0 1 1
0 0 0 0 0 0 0 0 0 0 0 0 0 1 1 1 0 0 1 1 1 0 1 0 0
0 0 0 1 0 0 0 0 0 0 0 1 0 1 1 1 0 0 1 1 1 0 1 0 1
0 0 0 1 0 0 0 0 0 0 0 1
0 0 1 0 0 0 0 0 0 0 1 0
0 0 1 0 0 0 0 0 0 0 1 0 4. Simular y explicar.
0 0 1 1 0 0 0 0 0 0 1 1
0 0 1 1 0 0 0 0 0 0 1 1
 U1 U4
10 9 7 13

Suma:
A1 S1 A QA
8 6 1 12
A2 S2 B QB
3 2 2 11
U2 A3 S3 C QC
1 15 6 10
SW1 A4 S4 D QD
10 9 4 9
A1 S1 BI/RBO QE
8 6 11 5 15
6
C 3
1
A2
A3
A4
S2
S3
S4
2
15
7
4
B1
B2
B3
3
RBI
LT
QF
QG
14

THUMBSWITCH-HEX 16 74LS48
SW2 B4
11
B1
7 13 14
5
C 4
16
B2
B3
B4
C0
74LS83
C4

THUMBSWITCH-HEX U5
13 14 7 13
C0 C4 A QA
1 12
B QB
74LS83 2 11
C QC
6 10
D QD
4 9
BI/RBO QE
5 15
RBI QF
3 14
LT QG
74LS48

U6
10
A0
12
A1
13
A2
15
SW3 A3 U3
9
B0
11
9
C 14
1
B1
B2
B3
THUMBSWITCH-HEX 2 7
A<B QA<B
3 6 OR
A=B QA=B
4 5
A>B QA>B
74LS85

Este circuito es un sumador cuya salida máxima es 19,

para esto se tiene que convertir la suma a código BCD
y mostrarlo en los desplayes.
Como ya se dijo anteriormente cuando la salida es
mayor a 1001(9) se le suma 0110(6) y se obtiene el
BCD.
Para el circuito anterior la salida de la compuerta OR Resta:
nos indica que el número es mayor que 9 y entonces
̅̅̅̅
𝐵4 ̅̅̅
𝐵3 ̅̅̅
𝐵2 ̅̅̅
𝐵1 pasará de 0000 a 0110(6) sumándose a
̅̅̅̅
𝐴3 𝐴2 ̅̅̅
̅̅̅ 𝐴1 ̅̅̅
𝐴0 para obtener su representación en BCD.

5. Simular y explicar

7. Simulacion

Este circuito es un sumador y restador a la vez.

Cuando el estado lógico toma el valor de cero este
funciona como sumador y cuando cambia a uno el
circuito es un restador.
Se hace uso de un Full adder que realiza la suma tanto
en la suma como en la resta (A + B(negado) + 1) y
también se hacer uso de XOR con la finalidad de negar
el numero anterior.
Notamos que es una suma hexadecimal, por lo que
sumara números que den como resultado una cantidad
menor a 15(F), caso contrario este sistema hará una
función extraña.
La presencia del AND esta ligada al carry de salida y al
valor 1 (resta) que genera el signo del numero al ser
restado.
6. Simulación y explicación.
 9. Empleando MUX 74151, diseñe y simule en Proteus un
circuito decodificador de HEX (un número binario de
cuatro bits) al sistema de letras indicado en la siguiente
tabla. Las letras deben ser visualizadas en un display
cátodo común:

El “formato” de cada letra es la siguiente:

Este circuito muestra el digito que se presiona en la

matriz. Simulación:
Con el clock se hace un barrido en las filas A, B, C y
D, luego al presionar una tecla de cualquier columna
esta coincide con la fila debido a la velocidad del
barrido y pasaran a los latch que se encargaran de
guardar la información hasta que se presione una
nueva tecla.
Debemos notar que la frecuencia debe ser lo
suficientemente rápida como para no perder ningún
digito presionado ya que en caso contrario este no
afectará a las salidas de la matriz.
Finalmente los bits guardados serán transformados a
BDC mediante un Coder 4532 para ser visualizados en
un Display.

8. Simulación:
Para multiplicar se hace uso de compuertas AND para
obtener productos de cada bit de un numero binario
por cada bit del otro número y luego se suma
adecuadamente

10. Diseñar en Proteus un decodificador de teclado

empleando el CI 74C922. El código que genera el CI
es conocido como código SCAN. Implementar la
lógica necesaria que permita visualizar en un dos
display de 7 segmentos cátodo común dicho código
SCAN (0 al F) en formato BCD.
11. Simular en Proteus, explicar el siguiente circuito de
conversión paralelo a serial. Configure el generador de
funciones a una onda cuadrada unipolar de 0 voltios a 5
voltios y 1Khz de frecuencia.
SOLO en la simulación con Proteus, adicione a la salida
del circuito el CI MAX232N para generar una onda
bipolar de +12 y – 12 voltios como es la comunicación
RS232.

Solucion:
El circuito integrado 74HC193 que es un contador
binario, recibe la señal de reloj y empieza a contar de 0 12. Diseñar en proteus e implementar un circuito
a 11 en condigo binario, pues las salidas del contador multiplicador combinacional de dos dígitos
están en la entrada del circuito integrado 74HC154 hexadecimales de 4 bits cada uno. Se sugiere hacer uso
(decodificador con salidas de nivel bajo) que cuando de sumador 7483. Los 2 dígitos hexadecimales deben
llega al 11 en binario activa el pin 13 enviando un “0” visualizarse en leds o barra de leds.
a la compuerta not y esta la convierte en “1” enviándola
al pin 14(MR) del contador, reseteándolo a “0”.
Las 8 entradas (bits de datos) que ingresan al integrado U3:B

74180 generador/comprobador de paridad, que tiene

4
6
5

74LS08

U3:C

como salida 0 (par) y 1 (impar), esta salida va a la 9

10

74LS08
8

entrada X9 del circuito integrado mux 16x1. Este mux

U3:D
12
11
13

74LS08

tiene como entrada en X0 un bit que le indica la 1

2
U4:A

74LS08
3

transmisión de los datos y luego 8 entradas (bits de 4

5
U4:B
6

U5
0
1

datos) desde X1 a X8. También tiene una entrada en

74LS08 10 9
8
A1
A2
S1
S2
6 1
3 2
U4:C A3 S3
1 15
9
A4 S4 1
8 11
B1
10 7
4
B2 1

X10 como indicador para detener la transmisión de

B3
74LS08 16
B4
13
C0 C4
14 0
U4:D
12 7483
11 0
13

satos. Las demás entradas están en nivel bajo. Los 0

0 12
74LS08

U2:D
11
10
8
U6
A1 S1
9
6
0

selectores están conectados a la salida del contador, por

A2 S2
13 3 2
A3 S3
1 15
1 74LS08
A4 S4
11
B1
7
0 U1:A 4
B2
B3
1 16
B4

lo tanto solo seleccionara los datos de X0 a X10. Como

3
2 13 14
C0 C4
74LS08 7483

U1:B
4
1

es un mux con salida de nivel bajo, por medio de una

6
5 U7
10 9
1 74LS08 8
A1
A2
S1
S2
6
3 2
A3 S3
1 15
1 A4 S4

compuerta not volvemos a tener el dato de la entrada.

11
U1:C B1
7
1 9 4
B2
B3
8 16
B4
10
13 14
C0 C4
74LS08
7483

Los datos irán saliendo por cada pulso de reloj en forma 12

13
U1:D
11

74LS08

serial. 1

2
U2:A
3

En el osciloscopio: La señal de color amarillo es la 4

5
74LS08

U2:B
6

entrada del generador, la de color azul es la señal de 9

74LS08

U2:C
8

salida de la compuerta not, la señal de color rojo es la

10

74LS08

U3:A

salida de prioridad “0” del decodificador y la señal de

1
3
2

74LS08

color verde es la salida del ci MAX232.

 13. Simular en proteus e implementar el siguiente circuito presionamos su respectivo pulsador de
basado en mux 74151 para controlar la velocidad de un transmisión, el dato debe visualizarse en el display
pequeño motor D.C con reductor, mediante la técnica del “extremo A”.
PWM (Pulse width modulation). Configure el Para almacenar los 4 bits que envía un “extremo” debe
generador a las siguientes frecuencias y vea como emplear el latch 74LS373. Para implementar la
trabaja el motor DC: 1, 10, 100, 1000Hz. direccionalidad emplee el CI 74LS244 o CI 74LS245.
Solución:
(+)
Para el circuito se uso el 74LS245 cuyo sistema nos
permite el traspaso bidereccional gracias a sus entradas
̅̅̅̅ Y DIR. El primero habilita el traspase y el segundo
𝐶𝐸

kRPM
+88.8
D1
DIODE

indica la dirección.
U8 R1 Q1
4 5
1 3
X0
X1
Y
10k
TIP122
2 6
X2 Y
1
0 15
X3
X4
14
X5
13
1 12
X6
X7
11
0 10
A
B
9
C
0 7
E
A

B
74HC151
0 C

0 D

0
U9
15 3
D0 Q0
1 2
D1 Q1
10 6
9

5
D2
D3
Q2
Q3
7

12
Simulación:
+ UP TCU
U9(PL) 4 13
DN TCD
11
PL
14
MR
-
AM FM 74193

14. Diseñar en Proteus e implementar un decodificador de

teclado empleando el 74C922. El código que genera el
CI es conocido como código SCAN. Adicione a cada R1
10k
R2
10k

una de las cuatro salidas del 74C922 una resistencia y

un led para visualizar la salida. C1
4.7uF C2
4.7uF

U3
AND

C2

10nF

9 8 7 A C1 U1
SW1 2 18 SW2
A0 B0
3 17

6 5 4 B U10
1nF 4
C 4
5
A1
A2
A3
B1
B2
B3
16
15
9
C
THUMBSWITCH-HEX 6 14 THUMBSWITCH-HEX
A4 B4
11 6 7
A5 B5
13
X1 KBM 8 12
10 5 A6 B6
X2 OSC 9
A7 B7
11
8
3 2 1 C
7
X3
X4 DA
12
?
U11
19
1
CE
13 AB/BA
OE
74LS245
NOT
ON
+ = 0 C
D
1
2
3
Y1
Y2
Y3
A
B
C
17
16
15
U2 U5
4

4 14
Y4 D 7
A QA
13 7
A QA
13
1 12 1 12
B QB B QB
MM74C922 2 11 2 11
C QC C QC
6 10 6 10
D QD D QD
4 9 4 9
BI/RBO QE BI/RBO QE
5 15 5 15
RBI QF RBI QF
3 14 3 14
LT QG LT QG
74LS48 74LS48

U4 U7
3 2 7 13
D0 Q0 A QA
4 5 1 12
D1 Q1 B QB
7 6 2 11
D2 Q2 C QC
8 9 6 10
D3 Q3 D QD
13 12 4 9
D4 Q4 BI/RBO QE
14 15 5 15
D5 Q5 RBI QF
17 16 3 14
D6 Q6 LT QG
18 19
D7 Q7
74LS48
1
OE
11
LE

15. Diseñar en Proteus e implementar un circuito que 74LS373

U6 U8

transmita datos BCD en forma bidireccional entre 3

4
7
8
13
D0
D1
D2
D3
Q0
Q1
Q2
Q3
2
5
6
9
12
7
1
2
6
4
A
B
C
D
QA
QB
QC
QD
13
12
11
10
9

“extremo A” y “extremo B” empleando un bus de

D4 Q4 BI/RBO QE
14 15 5 15
D5 Q5 RBI QF
17 16 3 14
D6 Q6 LT QG
18 19
D7 Q7
U9 74LS48
1
OE

comunicaciones de 4 bits. Cada “extremo” debe tener:

11
LE
74LS373
NOT

(4 ptos)
* 4 switch (DIP Switch)
* 1 display de 7 segmentos (cátodo común).
* 1 pulsador en cada “extremo” para indicar que se quiere
transmitir 4 bits.
Si configuramos el DIP Switch del “extremo A” al V. REFERENCIAS
valor 0011 y presionamos su respectivo pulsador
de transmisión, el dato se transmitirá al “extremo
[1] S. Lopez y J. Lopez, Circuitos analógicos., Las Palmas de Gran Canaria:
B” y se visualizará en el display de 7 Universidad de Las Palmas de Gran Canaria, 2000.
segmentos el dígito 3. Lo mismo sucede si [2] R. L. Boylestad and L. Nashelsky, Electronics devices and circuit theory,
colocamos un valor binario en los DIP Switch de B y 10th ed., Columbus: Pearson Education, 2009, pp. 740.
[3] C. Medina, Amplificación lineal con circuitos discretos e integrados, Lima:
Rama Estudiantil IEEE UNI, 1993.