PRODUCTO ACADÉMICO 02 NOTA

Sección: Gente que trabaja Apellidos: Quispe Núñez

Asignatura: Circuitos y Sistemas Digitales Nombres: Joaquín Jhonn
Docente: Ing. Jorge Sifuentes López Fecha: Duración: 60 min

INSTRUCCIONES: Joven estudiante, resuelva las siguientes interrogantes. Evite los borrones o
enmendaduras.

1) Simplifique las siguientes expresiones utilizando los teoremas booleanos (4 Puntos).

´ ∙ ( R+ S´ +T )
a) x= RST b) z= Á B́ Ć+ Á BC + ABC+ A B́ Ć+ A B́ C

X =( Ŕ+ Ś+ T́ ) . Ŕ Ś T́ Z=BC ( Á + A ) + A B́ ( Ć +C ) + Á B́ Ć

X =( Ŕ Ŕ Ś T́ + Ŕ Ś T́ Ś+ Ŕ Ś T́ T́ ) Z=BC (1 ) + A B́ ( 1 )+ Á B́ Ć

X =( Ŕ Ś T́ + Ŕ Ś T́ + Ŕ Ś T́ ) Z=BC + A B́+ Á B́ Ć

Z=BC + B́ (A + Á Ć)
X = Ŕ Ś T́

Rpta: X = Ŕ Ś T́ Rpta: Z=BC + B́ (A + Á Ć)

2) Diseño el circuito lógico correspondiente utilizando mapa K (2 Puntos):

Ć C
A B C x
0 0 0 1 Á B́ 1 0
0 0 1 0
0 1 0 1 Á B 1 1
0 1 1 1
1 0 0 1 AB 0 1
1 0 1 0
1 1 0 0 A B́ 1 0
1 1 1 1
3) Diseño un circuito lógico cuya salida es ALTA sólo cuando la mayoría de las entradas A, B y C son BAJAS
(2 Puntos).

A B C x Ć C
0 0 0 1 1 1
Á B́
0 0 1 1
0 1 0 1 1
Á B 0
0 1 1 0
1 0 0 1
AB 0 0
1 0 1 0
1 1 0 0
A B́ 1 0
1 1 1 0

4) Diseñar un circuito contador ASÍNCRONO del 0 al 9 (en binario 0000 - 1001), utilizando flip flops JK. (4
Puntos).

Para la realización de este circuito se utiliza los siguientes materiales:

 74LS73 ci flip flop JK.
 47LS00 compuerta nand.
 74LS47 decodificador.
 LM555 temporizador.
 Resistencias ¼ w
 Capacitores
 LED rojo.
 DISPLAY 7 segmentos
Se ha utilizado el circuito LM555 en configuración astable, como reloj a la entrada del primer flip flop, como
se observa se utilizó una compuerta nand para el reinicio o reseteo de los flip flops, cuando llegue al
número 9, además podemos ver los diagramas de tiempos en el osciloscopio.

DIAGRAMA ESQUEMATICO DEL CIRCUITO CONTADOR DE 0 A 9

U1
8

R2 4
R
3
U4:A U3:B U2:B U3:A
VCC

Q
10k
7 74LS73 74LS73 74LS73 74LS73 U5
DC
7 13
A QA
5 14 12 7 9 7 9 14 12 1 12
CV J Q J Q J Q J Q B QB
2 11
C QC
1 5 5 1 6 10
CLK CLK CLK CLK D QD
4 9
BI/RBO QE
GND

B1 R1 2
TR TH
6 3
K Q
13 10
K Q
8 10
K Q
8 3
K Q
13 5
RBI QF
15
R

R
5 100k 3 14
LT QG
1

2
555 74LS47

U6:A
2
D2 3
C1 C2 LED-RED 1
1.37uF 0.01uf A
74LS00
B

DIAGRAMAS DE TIEMPO DE LAS SALIDAS DE LOS FLIP FLOPS:

Como se observa el pulso de reset cuando llega al numero 9

5) Diseñar un circuito generador de Reloj utilizando un 555 en configuración astable en cuya salida se
presente una señal de 5 Hz aproximadamente. (4 Puntos)

Primero hallamos el valor del capacitor, con la frecuencia requerida y valores de Ra y Rb prestablecidos.

Tenemos la fórmula para hallar la frecuencia:

1 1.44
F= =
T ( Ra +2 Rb ) C

1.44
5=
( 10 k +2∗100 k ) C

1.44
C= =1.3809 uF
( 10 k +2∗100 k ) 5

Ahora calculamos el t baja y t alta

t baja=0.693 ( R b ) C=0.693 ( 100 k ) 1.3809 u=95.69ms

t alta=0.693 ( R a+ R b ) C=0.693 (10 k+ 100 k ) 1.3809 u=105.2ms

Diagrama del circuito:

Grafica de la onda cuadrada de aproximadamente de 5 Hz de salida del CI 555

6) Se desea implementar un circuito sumador completo de 3 bits de entrada y dos bits de salida. Una de
las salidas representará la suma de las entradas (S) y la otra entrada representa el acarreo (C).
Diagramar el diseño del circuito: (4 Puntos)

A B C S C Ć C Ć C
0 0 0 0 0 1
0 0 1 1 0
Á B́ 0 Á B́ 0 0
0 1 0 1 0
Á B 1 0 Á B 0 1
0 1 1 0 1
1 0 0 1 0 AB 0 1 AB 1 1
1 0 1 0 1
1 1 0 0 1 A B́ 1 0 A B́ 0 1
1 1 1 1 1 Para la salida S no se
puede reducir:

S= Á B́ C+ Á B Ć+ ABC + A B́ Ć C= AB+ BC + AC