UNIVERSIDAD NACIONAL MAYOR DE
SAN MARCOS
Universidad del Perú, DECANA DE AMERICA
FACULTAD DE INGENIERIA ELECTRONICA Y ELECTRICA
Laboratorio de micro/nano sistemas electrónicos
Dr. Rubén Virgilio Alarcón Matutti
“DISEÑO GEOMETRICO DE ASICs”
(Laboratorio 2)
Panduro Ruiz Angel Jesús
18190180
Diseño geométrico de ASICs de (Laboratorio 2)
DESARROLLO:
1) Presentar el LAYOUT mínimo del inversor realizado por Ud. Considerar para el
layout el esquema de la Fig. A y la Fig. B del diagrama de barras (STICK). Tratar
de conseguir un layout de dimensiones mínimas. Mostrar y describir las vistas de
corte 2D y 3D.
Fig A. LAYOUT DEL INVERSOR Fig B. DIAGRAMA DE BARRAS
Tomando en cuenta las reglas de diseño:
Layout realizado en microwind de forma manual tomando en cuenta las indicaciones,
dimensiones mínimas y el área próxima a un cuadrado.
Diseño geométrico de ASICs de (Laboratorio 2)
VISTA CORTE 2D
Podemos observar la vista del corte 2D del inversor, donde se aprecia su estructura
interna, compuesta por un NMOS y PMOS. Además de sus demás componentes en la
Layer list.
Layer list
En esta Layer list podemos apreciar los componentes y las dimensiones que forman
parte de la estructura del inversor CMOS.
Diseño geométrico de ASICs de (Laboratorio 2)
VISTA 3D
Nos muestra la estructura interna del transistor en 3 dimensiones, además del proceso
de construcción dando en el botón de Next step.
2) Para el LAYOUT del inversor (muestre el procedimiento empleado): -Hallar la
frecuencia MÁXIMA de operación. -El área ocupada del layout.
Frecuencia máxima de operación:
Gráfica de la respuesta dinámica del inversor.
Para calcular la frecuencia máxima de operación se tiene en cuenta el tiempo de
respuesta en la salida (out). Se puede observar que para el tiempo de respuesta en la
baja (pasar de 1 a 0) es de 7ps, mientras que para el tiempo de respuesta en la subida
(pasar de 0 a 1) es de 15ps. Por lo cual tomamos el de mayor tiempo.
1 1
𝑓𝑚𝑎𝑥 = = = 66.7 𝐺𝐻𝑧 , 𝑡𝑚 = 𝑡𝑖𝑒𝑚𝑝𝑜 𝑒𝑛 𝑟𝑒𝑠𝑝𝑢𝑒𝑠𝑡𝑎 𝑑𝑒 𝑚𝑎𝑦𝑜𝑟 𝑣𝑎𝑙𝑜𝑟
𝑡𝑚 15𝑝𝑠
Diseño geométrico de ASICs de (Laboratorio 2)
Dimensiones del layout:
Dimensiones:
Lado 1: 52𝜆 = 52*(0.125 𝜇𝑚) = 6.5 𝜇𝑚
Lado 2: 52𝜆 =52*(0.125 𝜇𝑚) = 6.5 𝜇𝑚
Área: (6.5 𝜇𝑚)*(6.5 𝜇𝑚) = 42.25 𝜇𝑚 2
Tener en cuenta que la regla que brinda el microwind está en unidades lambda.
3) Para el LAYOUT del inversor, extraer la descripción CIR (Spice) y la descripción
CIF (Caltech Intermediate Form) del inversor. En cada caso, establecer las reglas
principales de sintaxis y describir sus contenidos. Buscar en el libro texto y/o
Internet la información necesaria.
-En base al archivo (*.cir) y USANDO la vista del layout de su inversor, mediante
líneas punteadas: indique las dimensiones de L, W, identifique las capacidades
parasitas hacia GND desde los nodos (G, D, S) y sus valores respectivos. Ver
figura A, use una figura similar solo para esta pregunta.
Archivo.cir
VDD 1 0 DC 2.50
VVin 6 0 PULSE(0.00 2.50 2.00N 0.05N 0.05N 2.00N 4.10N)
* List of nodes
* "Vout" corresponds to n°4
* "Vin" corresponds to n°6
Diseño geométrico de ASICs de (Laboratorio 2)
* MOS devices
MN1 0 6 4 0 TN W= 0.75U L= 0.25U NMOS W = 0.75um(6 lambda) y L = 0.25um(2lambda)
MP1 4 6 1 1 TP W= 0.75U L= 0.25U PMOS W = 0.75um(6 lambda) y L = 0.25um(2lambda)
C2 1 0 2.797fF Capacitancia Vdd
C3 1 0 0.751fF Capacitancia Vdd
C4 4 0 0.990fF Capacitancia Vout
C6 6 0 0.210fF Capacitancia Vin
* n-MOS Model 3 :
.MODEL TN NMOS LEVEL=3 VTO=0.45 KP=300.000E-6
+LD =0.000U THETA=0.300 GAMMA=0.400
+PHI=0.200 KAPPA=0.010 VMAX=130.00K
+CGSO= 0.0p CGDO= 0.0p
* p-MOS Model 3:
.MODEL TP PMOS LEVEL=3 VTO=-0.45 KP=120.000E-6
+LD =0.000U THETA=0.300 GAMMA=0.400
+PHI=0.200 KAPPA=0.010 VMAX=100.00K
+CGSO= 0.0p CGDO= 0.0p
TRANSISTOR NMOS
W L
Diseño geométrico de ASICs de (Laboratorio 2)
W = 6𝜆 = 6*(0.125 𝜇𝑚) = 0.75 𝜇𝑚
L = 2𝜆 = 2*(0.125 𝜇𝑚) = 0.25 𝜇𝑚
TRANSISTOR PMOS
L
W
W = 6𝜆 = 6*(0.125 𝜇𝑚) = 0.75 𝜇𝑚
L = 2𝜆 = 2*(0.125 𝜇𝑚) = 0.25 𝜇𝑚
CAPACITANCIAS PARÁSITAS DEL INVERSOR
C2 = 2.797 fF
C3 = 0.751 fF
C4 = 0.99 fF
C6 = 0.21 fF
C2 1 0 2.797fF Capacitancia Vdd
C3 1 0 0.751fF Capacitancia Vdd
C4 4 0 0.990fF Capacitancia Vout
C6 6 0 0.210fF Capacitancia Vin
-En base al archivo (*.cif) y USANDO la vista del layout de su inversor, mediante
líneas punteadas: identifique los valores de las coordenadas (X,Y) que definen las
Diseño geométrico de ASICs de (Laboratorio 2)
capas de polisilicio, difusiones, contactos y metal. Ver figura A, use una figura
similar solo para esta pregunta.
Archivo.cif
DS 1 1 1;
9 topcell;
L 1; N well
P -31000,55375 -27625,55375 -27625,59125 -31000,59125;
L 19; Contactos
P -29025,54100 -28725,54100 -28725,54400 -29025,54400;
P -29025,52850 -28725,52850 -28725,53150 -29025,53150;
P -29025,56350 -28725,56350 -28725,56650 -29025,56650;
P -30525,58350 -30225,58350 -30225,58650 -30525,58650;
P -29025,57600 -28725,57600 -28725,57900 -29025,57900;
L 13; Polisilico
P -31500,53750 -31250,53750 -31250,57000 -31500,57000;
P -31500,53500 -28125,53500 -28125,53750 -31500,53750;
P -31500,57000 -28125,57000 -28125,57250 -31500,57250;
P -32000,55000 -31500,55000 -31500,55250 -32000,55250;
L 23; Metal 1
P -29250,57375 -25500,57375 -25500,58125 -29250,58125;
P -29250,53875 -28500,53875 -28500,56875 -29250,56875;
P -30750,58125 -30000,58125 -30000,58875 -30750,58875;
P -29250,52625 -25500,52625 -25500,53375 -29250,53375;
L 2; Aarea
P -29250,52625 -28500,52625 -28500,53500 -29250,53500;
P -30750,58125 -30000,58125 -30000,58875 -30750,58875;
P -29250,53500 -28500,53500 -28500,53750 -29250,53750;
P -29250,53750 -28500,53750 -28500,54625 -29250,54625;
P -29250,57250 -28500,57250 -28500,58125 -29250,58125;
P -29250,56125 -28500,56125 -28500,57000 -29250,57000;
P -29250,57000 -28500,57000 -28500,57250 -29250,57250;
L 16; Difusión N
P -29500,52375 -28250,52375 -28250,53750 -29500,53750;
P -31000,57875 -29750,57875 -29750,59125 -31000,59125;
Diseño geométrico de ASICs de (Laboratorio 2)
P -29500,53250 -28250,53250 -28250,54000 -29500,54000;
P -29500,53500 -28250,53500 -28250,54875 -29500,54875;
L 17; Difusión P
P -29500,57000 -28250,57000 -28250,58375 -29500,58375;
P -29500,55875 -28250,55875 -28250,57250 -29500,57250;
P -29500,56750 -28250,56750 -28250,57500 -29500,57500;
L 60;
94 Vdd -26375,57750;
94 Vin -31875,55125;
94 Vss -26500,53000;
94 Vout -28750,55125;
94 Vdd -30375,58500;
DF;
Para el análisis de las coordenadas es necesario tener en cuenta estos dos puntos:
El conteo empieza de la parte inferior derecha, donde “x” toma valores negativos y “y”
valores positivos
Diseño geométrico de ASICs de (Laboratorio 2)
COORDENADAS DE LOS PUNTOS EN EL LAYOUT
-31000,59125 -27625,59125
-29500,58375 -28250,58375
-29500,57500 -28250,57500
-31500, 57250 -29500,57250 -28125,57250
-28250,57250
-31500,57000 -31250,57000 -29500,57000 -28125,57000
-28250,5700
-29500,56750 -28250,56750
-29500,55875 -28250,55875
-31000,55375 -27625,55375
-32000,55250
-31500,55250
-31250,55000
-32000,55000
-29500,54875 -28250,54875
-29500,54000 -28250,54000
-28250,53750
-31500,53750
-31250,53750 -29500,53750 -28125,53750
-31500,53500 -29500,53500 -28125,53500
-28250,53500
-29500,53250 -28250,53250
-29500,52375 -28250,52375
Diseño geométrico de ASICs de (Laboratorio 2)
4) Presentar el LAYOUT completo (manual y de menor área) en base al mostrado
en la Fig. C. Analizar y determinar la función lógica de salida del circuito,
corroborar su función lógica mediante simulación. Medir el ÁREA del layout y
hallar la frecuencia MÁXIMA de operación.
Fig. C
LAYOUT DEL CMOS
Diseño geométrico de ASICs de (Laboratorio 2)
COMPORTAMIENTO DINÁMICO DEL CMOS
Podemos observar algunos picos negativos, los cuales son producidos porque poseen
un tiempo de subida o bajada, por las capacitancias parásitas, que no coincide entre
ambas entradas, por lo cual cuando el sistema necesita permanecer en un estado, este
se siente interrumpido por este desfase.
Con ayuda del comportamiento dinámico del CMOS podemos representar el
funcionamiento con la siguiente tabla:
Va Vb Vout
0 0 1
0 1 1
1 0 1
1 1 0
Con lo cual comprobamos que se trata de una compuerta NAND
Diseño geométrico de ASICs de (Laboratorio 2)
DIMENSIONES DEL LAYOUT
Dimensiones:
Lado 1: 56𝜆 = 56*(0.125 𝜇𝑚) = 7 𝜇𝑚
Lado 2: 58𝜆 =58*(0.125 𝜇𝑚) = 7.25 𝜇𝑚
Área: (7 𝜇𝑚)*(7.25 𝜇𝑚) = 50.75 𝜇𝑚 2
Frecuencia máxima:
1 1
𝑓𝑚𝑎𝑥 = = = 83.3 𝐺𝐻𝑧 .
𝑡𝑚 12𝑝𝑠
5) Para circuito digital MOS mostrado en las Figura 1. Analizar y determinar la
función lógica de salida del circuito. Presentar completo el LAYOUT (manual y de
menor área) y corroborar su función lógica mediante simulación. Medir el ÁREA
del layout y hallar la frecuencia MÁXIMA de operación.
Diseño geométrico de ASICs de (Laboratorio 2)
Fig, 1
LAYOUT DEL CMOS
Diseño geométrico de ASICs de (Laboratorio 2)
COMPORTAMIENTO DINÁMICO DEL CMOS
Podemos observar algunos picos negativos, los cuales son producidos porque poseen
un tiempo de subida o bajada, por las capacitancias parásitas, que no coincide entre las
4 entradas, por lo cual cuando el sistema necesita permanecer en un estado, este se
siente interrumpido por este desfase.
Con ayuda del comportamiento dinámico del CMOS podemos representar el
funcionamiento con la siguiente tabla:
Vd Vc Vb Va Vout
0 0 0 0 1
0 0 0 1 1
0 0 1 0 1
0 0 1 1 1
0 1 0 0 1
0 1 0 1 1
0 1 1 0 1
0 1 1 1 1
1 0 0 0 1
1 0 0 1 0
1 0 1 0 0
1 0 1 1 0
1 1 0 0 0
1 1 0 1 0
1 1 1 0 0
1 1 1 1 0
Por el mapa de Karnaugh obtenemos:
̅̅̅̅. 𝑉𝑐
̅̅̅̅ . 𝑉𝑏
𝑉𝑜𝑢𝑡 = 𝑉𝑎 ̅̅̅̅.
̅̅̅ + 𝑉𝑑
Diseño geométrico de ASICs de (Laboratorio 2)
DIMENSIONES DEL LAYOUT
Dimensiones:
Lado 1: 65𝜆 = 65*(0.125 𝜇𝑚) = 8.125 𝜇𝑚
Lado 2: 62𝜆 =62*(0.125 𝜇𝑚) = 7.75𝜇𝑚
Diseño geométrico de ASICs de (Laboratorio 2)
Área: (8.125 𝜇𝑚)*(7.75 𝜇𝑚) = 62.969 𝜇𝑚 2
Frecuencia máxima:
1 1
𝑓𝑚𝑎𝑥 = 𝑡 = 1944𝑝𝑠 = 514.4 𝑀𝐻𝑧 .
𝑚
BIBLIOGRAFIA:
- MANUAL PRÁCTICO DE MICROWIND Versiones 2 y 3 - PDF Free Download.
(2005). Elkyn Enrique Hernández Sanabria. https://docplayer.es/59799174-Manual-
practico-de-microwind-versiones-2-y-3.html
- Elementos Activos El Transistor MOSFET – Tecnológico de Costa Rica (2019).
http://www.ie.tec.ac.cr/aniruiz/teachings/activos/1S2020/Apuntes_Diapositivas%20Part
e%20II_Dr%20Juan%20Jos%C3%A9%20Montero.pdf
