INTRODUCCION
A LOS PLDs
Dr. Ing. Elmer Javier Crdova Zapata
Setiembre 2013
Introduccin
La realidad del diseo lgico actual
Complejidad creciente
Tiempos menores de introduccin al mercado
Disminucin costos (lost market oportunity-costo de oportunidad)
Las exigencias que plantea son
Confiabilidad
Accesibilidad para pruebas
La meta principal es
Contar con una solucin de uso universal
Costos
Fijos Globales
Aprendizaje de la tecnologa
Herramientas de diseo
De ingeniera del diseo
Costos no repetitivos
Costos de iteracin (repetir el diseo)
Variables por unidad
Precio del componente
Accesibilidad para pruebas
Costo fijo + costo unitario * volumen
Beneficios de una solucin universal
Fcil adaptabilidad a cambios de diseo
Aumento de la vida comercial til del producto
Posibilidad de la reingeniera y compatibilidad
Mayor desempeo
Rpido, pequeo, confiable y fcil de armar
Dispositivos semi-custom
Aprovechamiento de los recursos de
ingeniera
Menor costo de desarrollo
Qu es un PLD ?
Es un circuito integrado que contiene una gran cantidad de elementos lgicos
que a travs de la programacin se interconectan para que realice una funcin
especfica.
Qu es un PLD ?
Es un dispositivo cuyas caractersticas pueden ser
modificadas y almacenadas mediante programacin.
El dispositivo programable ms simple consiste de una
matriz de conexiones de compuertas AND y un arreglo de
compuertas OR.
Una matriz de conexiones es una red de conductores
distribuidos en filas y columnas con un fusible en cada
punto de interseccin, mediante el cual se seleccionan
cules entradas del dispositivo sern conectadas al arreglo
AND y cuyas salidas, a su vez, se envan al arreglo OR,
para obtener una funcin lgica en forma de suma de
productos.
Notacin convencional y notacin PLD
Configuraciones bsicas
Arreglo
AND
Fijo
Arreglo
OR
Programable
PLE
Entradas
Salidas
Arreglo
AND
Programable
Arreglo
OR
Fijo
PAL
Entradas
Salidas
Arreglo
AND
Programable
Arreglo
OR
Programable
PLA
Entradas
Salidas
Configuracin PLE/PROM
Configuracin PAL
Configuracin PLA
Clasificacin de los PLDs
SPLDs
CPLDs
FPGAs
PLDs
Fabricante SPLD
Altera Clsicos,FLASHLogic
Atmel PAL
Cypress PAL
Lattice GAL
Philips PLA,PAL
Vantis PAL
Fabricante CPLD
Altera MAX 5000,7000 Y 9000
Atmel ATF, ATV
Cypress FLASH370, ULTRA37000
Lattice IspLSI 1000 a 8000
Philips XPLA
Vantis MACH 1 a 5
Xilinx XC9500, CoolRunner
Productos comerciales
Fabricante FPGA
Actel ACT 1 a 3 , MX, SX
Altera FLEX 6000,8000 Y 10K
Atmel AT6000, AT40K
Lucent ORCA 1 a 3
QuickLogic pASIC1 a 3
Vantis VF1
Xilinx XC4000,Virtex, Spartan
Integracin en un SPLD
PALs GALs
Sustituye a 100 C.I. SSI
TTL o CMOS
C.I. Series 74xx y 40xx
Soy un SPLD
Arquitectura PAL
La Esquema circuital de un PAL
Se cuenta a lo largo de TODO EL CHIP con los literales de todas
las variables de entrada (la variable y la variable negada)
Mediante lgica cableada es posible generar trminos producto
(AND) de la cantidad de literales que se desee
Para generar la funcin slo es posible sumar (OR) hasta 7 u 8
trminos producto
Suma de 7
trminos producto
Un trmino producto
para control de tercer estado
Lneas especficas de entrada
Retroalimentacin desde una E/S
Matriz de fusibles de interconexin
PAL16L8
64 AND de 32 entradas
8 OR de 7 entradas
8 Inversores de tercer estado
16 Buffers doble salida
Aproximadamente :
200 C.I. SSI (TTL o CMOS)
serie 74xx o 40xx
PAL16R8
Incorporacin de elementos de memoria
Ideal para la sntesis de mquinas secuenciales
.................................................
Una seal global de
control de TriState
Salidas de
los registros
Tri-State
Feedback desde
los registros
Un nico clock global
Entradas dedicadas
Matriz de interconexin global
Arquitectura GAL
Macroceldas lgicas de salida
Suma de 8 a 16 trminos producto
La macrocelda consta de:
Un Flip-Flop
Dos multiplexores
Limitaciones de los SPLD
Reducida cantidad de macroceldas.
La exigencia de optar entre la retroalimentacin desde
la macrocelda o desde la entrada forza que ante la
necesidad de un flip-flop o de un trmino lgico
intermedio a veces se deba perder una posible terminal
de entrada/salida.
La distribucin de todas la seales por todo el chip
consume mucha superficie del silicio y genera retardos
capacitivos de importancia.
En los primeros PAL, el uso de fusibles afectaba
seriamente la confiabilidad del dispositivo.
Integracin en un CPLD
PALs y GALs
Sustituye a 50 SPLDs
Soy un CPLD
CPLDs
Agrupamiento de las
macroceldas (LABs)
Generacin de reas de
conexionado global (PI A)
Generacin de reas de
conexin dentro del LAB
Expansores para generar
trminos producto auxiliares
Con un trmino producto
p/control de inversin lgica
Con un bloque de E/S por cada
macrocelda con dual feedback
De 32 a 192 macroceldas en
chips de 28 a 100 terminales
4..16 pines
de I/O por
cada LAB
I
n
t
e
r
c
o
n
e
x
i
n
g
l
o
b
a
l
(
P
I
A
)
I
n
t
e
r
c
o
n
e
x
i
n
d
e
l
L
A
B
Matriz de
macroceldas
Matriz de
expansores
B
l
o
q
u
e
d
e
c
o
n
t
r
o
l
d
e
E
/
S
De lneas de
entrada dedicadas
(8 a 20)
Macrocelda y Expansores
Desde terminal
E/S
hacia PIA y
Bloque de
control E/S
Q D
PRN
CLRN
ENA
LAB Arreglo
local
Clear
Global
Clock
Global
Expansores
lgicos
Clock
Expansores
paralelos
Matriz
de
seleccin
Desde PIA
FPGAs
Field Programmable Gate
Array (Arreglo de compuertas
programable en el campo).
Es un circuito integrado que
contiene celdas lgicas
programables (64 a 8,000,000)
Las celdas lgicas se
interconectan por medio de una
matriz de interconexiones
programables
Arquitectura del FPGA
Bloques Lgicos
I nterconexin Programable
Bloques de E/S
Bloque Lgico del FPGA
Densidades de FPGAs
Spartan II XC2S15 15, 000*
Spartan IIE XC2S150E 150,000*
Virtex E XCV50E 72,000*
Virtex E XCV3200E 4,047,000*
Virtex II XC2V40 40,000*
Virtex II XC2V8000 8,000,000*
* Compuertas equivalentes (System gates)
Densidades de IP Cores
Encriptador AES 40,000*
Microcontrolador 80530 130,000*
Microcontrolador 8051 150,000*
Decodificador Viterbi 190,000*
Controlador de Ethernet 195,000*
Decodificador JPEG color 780, 000*
* Compuertas equivalentes (System gates)
Varan dependiendo de la densidad y velocidad
Spartan 20,000 compuertas ~ US$1
Spartan 100,000 compuertas ~ US$20
Virtex 300,000 compuertas ~ US$150
Virtex II 8-millones compuertas ~ US$8,000
Costos de FPGAs
Xilinx vs. Altera
CPLDs
FPGAs
Software
Sistema bsico y Flujo de Diseo con Lgica Programable
Programador Opcional
Software CAE/CAD
p.ej. WebPack (Gratuito) de
Xilinx
Sistema Bsico de
Desarrollo
Computadora Personal /
Estacin de Trabajo
I ntroduccin/Descripcin
del Diseo
Captura Esquemtica
Descripcin basada en
Lenguaje
Realizacin/Implementacin
del Diseo
Translacin/Sntesis del
Diseo
Verificacin de Reglas de
Diseo
Particin y Mapeo de Lgica
Asignacin o Colocacin
(Place) de la Lgica en los
Bloques configurables
Enrutamiento (Route)
Creacin de Archivo de
Programacin
Programacin-Dispositivo
Simulacin Funcional
Verificacin de la funcionalidad de
la Lgica
Temporizacin estimada (opcional)
Simulacin Temporizada
Se requiere de informacin de
temporizacin posterior a los
procesos de Colocacin (Place) y
Enrutamiento (Route)
Anlisis de Temporizacin Esttico
Se requiere de informacin de
temporizacin posterior al proceso
de Colocacin (Place) y
Enrutamiento (Route)
Objetivo: Obtener resultados
mejores a los de la simulacin
temporizada
Depuracin del diseo integrado al
Sistema (I n-System) siendo
desarrollado
Para dispositivos reprogramables
Uso de otros Sistemas de Software &
Hardware
Verificacin del Diseo
Limitacin: Difcil o imposible la manipulacin
de diseos complejos
ABEL
CUPL
Verilog
VHDL
De Alto Nivel:
PALASM
OPAL
PLPL
De Bajo Nivel:
Cul es la primera fase del diseo de un sistema
digital utilizando SPLDs, CPLDs y FPGAs ?
Descripcin por Lenguaje
Captura Esquemtica (p.ej. OrCAD)
Mtodos
Descripcin del Diseo
Diseo utilizando lgica programable
El uso de lgica programable no descarta el uso de lgica
discreta, sino que la restringe a casos muy simples.
Es una herramienta rpida, de alta confiabilidad, y de
bajsimo costo por compuerta.
La fcil modificacin de un diseo permite asegurar el
mantenimiento y actualizacin de un producto.
Conocer profundamente las tcnicas de diseo lgico es la
mejor manera de aprovechar la lgica programable.
Se pasa del diseo por compuertas al diseo por sistemas.
Conclusiones :
