FPGA/数字IC笔记——Verilog实现N进制计数器

原创

已于 2024-01-21 16:53:06 修改 · 7.8k 阅读

102 ·

CC 4.0 BY-SA版权

文章标签：

#fpga #verilog #数字通信

于 2020-12-31 20:10:35 首次发布

本文介绍了如何使用Verilog设计一个N进制计数器，包括同步复位、参数化及不同FPGA厂商的复位设计建议。通过示例展示了9进制计数器的代码实现，并提供了仿真测试平台。在布局布线后，资源消耗为2个LUT6和4个FF。此外，讨论了参数变化对资源的影响以及实际应用中的考虑因素。

摘要生成于 C知道，由 DeepSeek-R1 满血版支持，前往体验 >

MATLAB与FPGA数字信号处理（数字滤波器设计）、数字IC、无线通信、图像处理、信道编码系列

实现 N 进制计数器（N小于等于100），计数器输入时钟 clk（上升沿有效），复位（Quartus使用rst_n，低电平有效；Vivado中使用rst，高电平有效），同步复位方式，复位有效时输出为0，复位无效时输出计数数据，在仿真中设置成十进制无符号数显示。

提示：可以使用parameter定义，并在TestBench传入指定的进制数。

复位的设计规则：复位会消耗大量的资源，能不用复位就不用复位，某些必须要用复位的，尽量避免使用全局复位，尽量使用“同步复位”。在复位电平设计上，由于Altera（现Intel）系列的FPGA和Xilinx的FPGA的内部器件的不同，Altera推荐低电平复位，Xilinx推荐高电平复位。

【解答】

代码

`timescale 1ns / 1ns
///////////////////////////////////////////////////////////////////////////////////////////////////////////////
// Engineer: 公众号 FPGA探索者
// Description: N进制计数器，注意，传入的输出位宽要和进制数匹配！
///////////////////////////////////////////////////////////////////////////////////////////////////////////////

module counter(
    clk,
    rst,
    data_out
    );

parameter N = 9;            //进制 N
parameter DWIDTH =