I.
Introduction :
II. TP1 : Bascule D et porte ET
Objectif :
Réaliser la description structurelle en VHDL du schéma suivant :
Figure 1: Schéma de Porte ET & Bascule D
II.1. Porte ET :
Programme en VHDL :
Figure 2: Programme Porte ET
Simulation :
1. On clique sur le symbole afin de compiler le programme :
2. On clique sur Tools -> Run simulation Tool -> RTL Simulation:
3. Ensuite on sélection les entrées et les sorties -> Add Wave
Donner les valeurs des entrées pour obtenir la sortie en fonction de l'entrée
Cliquez ensuite sur RUN
II.2 Bascule D :
Programme en VHDL :
Simulation :
II.3 Circuit complet :
Programme en VHDL :
Programmation de circuit :
Pour cela, il faut assigner les pins d’entrées et de sorties du design aux broches du
circuit physique.
Affectation des entrées et des sorties :
Cliquer sur Assignments puis sur Pins Planner
III. TP2 : compteur avec un afficheur 7 segments
Objectif :
Réaliser un compteur qui compte jusqu’à 9 en utilisant un décodeur BCD / 7
segments. Voilà la structure générale de notre circuit :
Figure 3: Circuit complet
La carte DE2 intègre un oscillateur à quartz de fréquence 50 MHz (borne PIN_N2).
Grace à un diviseur de structure similaire au schéma que nous venons d’implanter, nous
abaisserons la fréquence à 1 Hz.
Un compteur comptera ensuite le nombre de front du signal issus du diviseur, puis un
décodeur BCD / 7 segments convertira la sortie BCD du compteur en code 7 segment pour
commander l’afficheur.
III.1. Diviseur de fréquence :
Un diviseur de fréquence est un système électronique qui permet d'obtenir un signal
périodique de fréquence H2, à partir d'un signal périodique de fréquence H, la fréquence H2
étant toujours inférieure à la fréquence H.
Le programme VHDL :
III.2. Compteur :
Le programme VHDL :
La simulation :
III.3. Décodeur BCD / 7 segments :
Le décodeur BCD / 7 segments permet de commander un afficheur à 7 segments.
Il dispose de 7 sorties, notées a,b,c,d,e,f,g correspondant chacune à un des 7 segments de
l’afficheur également notés a,b,c,d,e,f,g.
Les entrées sont au minimum de quatre. On notera les quatre entrées principales Q3, Q2,
Q1, et Q0. Elles représentent le nombre binaire Q3 Q2 Q1 Q0 (Q3 étant le bit de poids le plus
fort et Q0 celui de poids le plus faible) à afficher.
L’état des sorties du décodeur dépend du nombre binaire que l’on a en entrée. Ce nombre
binaire est affiché en décimal sur l’afficheur à 7 segments.
Le programme VHDL :
La simulation :
III.4. Circuit complet :
Le programme VHDL :
Après la compilation de programme ci-dessus on passe à l’affectation
des entrées et des sorties : Pin planner
Puis on programmer le code -> Programmer
Résultats :
IV. TP 3: Timer
Objectif :
Réaliser Timer qui compte de 00 :00 :00 jusqu’à 23 :59 :59, en se basant sur un
compteur, diviseur de fréquence et un afficheur 7 segments, et en utilisant la
description structurelle.
Figure 4: Schéma complet Timer
C’es le même principe de TP2 nous avons besoins d’un diviseur de fréquence,
Compteur et décodeur
Il y a deux méthodes : soit en écrivant un programme complet contenant le diviseur
et le compteur et en décodant en même temps
1ère méthode ( sans component ) :
Après la compilation de programme ci-dessus on passe à l’affectation des entrées et
des sorties : Pin Planner
La liaison de la carte FPGA avec PC :
Figure 5: liaison avec PC
Puis on programmer le code -> Programmer
Résultats :
2ème méthode ( component ) :
Cette méthode sert de créer chaque programme tout seul et après on utiliser : ’etiq1’
IV.1. Diviseur de fréquence :
1. Décodeur :
2. Circuit complet :
Pin planner :
III. TP 4 : LCD
