TP :
Exploitation du simulateur de VHDL Additionneur
Complet, Multiplexeur et Démultiplexeur
● Réalisée par : IDRISSI AZAMI HASSANI Jihane
LARHOUAOUI Khalid
● Encadrée par : PR. AIT MADI Abdessalam
Objectif : L’objectif essentiel de ce TP est toujours de bien maîtriser la programmation VHDL
via l’outil Altera Max+plus II. Nous nous intéressons à l’exploitation du simulateur VHDL pour la
vérification des fonctions logiques.
Exercice 1 : Additionneur complet de 2 mots de 1 bit (affectation inconditionnelle)
Ecrire le code de description VHDL qui permet de réaliser un additionneur complet 1 bit,
comme le montre la figure suivante :
A B Cin
Cout S
1-Sauvegarder, compiler, corriger les erreurs si nécessaire, simuler et vérifier les résultats via
Waveform editor ?
2-Visualiser les chronogrammes des entrées/sorties (temps de 0 à 8 µs avec un pas 1 µs) et
remplir le tableau ?
RÉPONSE :
➔ voici les étapes pour réaliser notre TP :
1. Creat new project on ISE with name " FA_4bit"
“ Before creat Full Adder 4bit we had first creat the component Full Adder “
2. Creat new Source with name "Full_Adder"
3. Insert Code RTL Full_Adder
4. double click on 'Synthesize-XST- to valid the code
5. Click on simulation,then creat new source with name 'Full_Adder_tb' and chose
testbench model
6. Insert Code RTL Full_Adder_tb
7. Double click on 'Simulate Behavioral Model' to see the simulation
“ Now we will Creat Full Adder 4Bit using the component Full Adder “
2. Creat new Source with name "Full_Adder_4bit"
3. Insert Code RTL Full_Adder 4bit
4. double click on 'Synthesize-XST- to valid the code
5. Click on simulation,then creat new source with name 'Full_Adder_4bit_tb' and chose
testbench model
6. Insert Code RTL Full_Adder_4bit_tb
7. Double click on 'Simulate Behavioral Model' to see the simulation
SIMULATION :
Full adder 4 bits + simulation :
simulation :
