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RSS订阅原创 ZYNQ AXI_UART实现PS端UART打印功能。
该代码示例展示了如何在嵌入式系统中通过AXI UART Lite实现串口输出功能。程序包含三个关键部分：1) 重定义_write函数将标准输出重定向到串口；2) 初始化UART并进行自检；3) 主函数通过printf测试串口通信，循环输出计数信息。代码特别处理了文件描述符重定向问题，并提供了自定义延时函数。成功运行后，系统将通过串口输出"AXI UART printf test started!"等调试信息，验证了UART通信功能。
2025-08-08 13:33:28
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原创 ZYNQ emio OLED显示屏的驱动
本文介绍了基于ZYNQ的OLED显示屏驱动实现方法。硬件部分详细说明了GPIO引脚配置，包括CS、DC、RES等控制信号与数据线的连接方式。软件设计部分提供了OLED初始化代码，通过XGpioPs接口完成GPIO配置，并实现了OLED显示控制的核心函数，包括显存更新(oled_refresh_gram)和数据输出(oled_data_out)。文中还解释了显存数据结构，其中g_oled_gram数组以8x128格式存储像素数据，每个字节代表8个垂直像素。该驱动支持8080并口模式，通过底层寄存器操作实现高效
2025-08-01 17:15:39
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原创 ZYNQ PS与PL 数据交互方式（总结）
ZYNQ SoC中PS与PL的数据交互方式多样，AXI总线是核心接口，包括AXI4（高性能内存映射）、AXI4-Lite（寄存器访问）和AXI4-Stream（流式数据）。专用端口如HP（高速）、ACP（缓存一致）和GP（通用）满足不同需求。非AXI方式包括EMIO扩展外设、中断机制、BRAM共享和DMA传输。选择时需考虑带宽、延迟和同步需求，如大数据量用HP/DMA，控制信号用GP/AXI-Lite，实时流用AXI-Stream。
2025-07-30 14:20:46
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原创 ZYNQ OLED显示屏的驱动--OLED介绍
摘要：本文介绍了OLED（有机发光二极管）显示技术的基本特性，包括自发光、高对比度、薄型化等优势，重点分析了0.96寸OLED模块的SPI/IIC接口方式及工作原理。文章详细说明了OLED显存结构（128×64点阵分为8页）和常用控制命令（如对比度设置0X81、显示开关0XAE/AF、电荷泵控制0X8D等），并提供了具体的时序图和地址映射关系，为OLED显示控制提供了技术参考。
2025-07-28 10:55:56
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原创 FPGA创意项目网页或博客推荐
本文整理了10个优质的FPGA学习资源平台，涵盖从入门到高阶的各类项目。主要推荐：Hackster.io和GitHub上的开源FPGA项目（如Zynq游戏机、示波器）；FPGA 4 Fun和Nandland的趣味教程（光立方控制、VGA信号生成）；高阶应用包括FPGA神经网络加速和RISC-V移植；中文资源推荐EEWorld论坛和B站UP主；特别推荐PYNQ生态的Python开发项目（如人脸检测）。这些资源提供代码、教程和视频，适合不同阶段的FPGA学习者。（150字）
2025-07-17 11:25:19
123
原创 推荐较好的zynq开发网站和博客
Digilent（Zynq开发板制造商）提供的官方教程，适合配合其板卡（如Zybo、ZedBoard）学习。由FPGA专家Adam Taylor撰写，内容涵盖Zynq、MicroBlaze等，实战性强。搜索关键词“Zynq 开发”，可找到国内开发者的经验分享（如SDK配置、Linux移植等）。搜索关键词“Zynq”，可找到大量开源硬件项目（如基于PYNQ的案例）。专注于FPGA和Zynq的底层开发，适合想深入理解硬件逻辑的开发者。提供简单的Zynq入门项目（如GPIO控制、PWM生成等）。
2025-07-17 11:07:07
432
原创 推荐较好的zynq开发博客
本文整理了Xilinx Zynq开发的实用资源合集，包括官方文档、技术博客、开源项目和视频教程。官方资源有Xilinx Wiki和开发者社区；技术博客推荐FPGA专家Adam Taylor和ZipCPU；开源项目包括FPGA4Fun和Hackster.io上的案例；视频教程推荐Digilent官方和Udemy课程；中文资源可在CSDN、知乎和OpenFPGA社区查找。这些资源覆盖从入门到进阶的Zynq开发需求。
2025-07-17 10:34:11
193
原创 xilinx zynq multiboot技术 下板实验过程
将在 QSPI 地址的偏移量 0x00 处对 Hello_World_1.bin 进行编程，在 QSPI 地址的偏移量 0x40000 （256KB） 处 Hello_World_2.bin。在Hello_World_1程序中主动修改multiboot寄存器的值，再触发软件复位，使其主动跳转到指定的地址Hello_World_2处。在Hello_World_2程序中主动修改multiboot寄存器的值，再触发软件复位，使其主动跳转到指定的地址Hello_World_1处。1.创建 FSBL_1 应用程序。
2025-07-16 16:14:39
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原创 xilinx zynq multiboot技术介绍
FPGA Multiboot（多重启动）是一种允许FPGA在运行时动态切换不同配置映像的技术。这项技术主要应用于Xilinx FPGA（如Virtex、Kintex和Artix系列），通过提供灵活的配置管理方案，增强了系统的可靠性和灵活性。1)主要特点。
2025-07-16 10:29:02
178
原创 ZYNQ MPSOC PL端DDR4读写--仿真（3）
该文介绍了ZYNQ MPSOC PL端DDR4读写操作的实现过程。首先展示了DDR4初始化完成状态（图1），随后分别演示了背靠背写入（图2）和读取操作（图3-4），最后呈现了整体仿真结果（图5）。文章通过系列截图直观地展示了DDR4控制器在PL端的读写时序和性能表现。这些测试结果为开发者提供了ZYNQ MPSOC DDR4接口设计的参考实现。（99字）
2025-07-10 16:17:52
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原创 vivado启动SDK闪退问题解决
Vivado SDK闪退问题可通过删除SDK目录下的配置文件解决，随后重新启动SDK并执行以下操作：1)删除配置文件后重新打开SDK；2)选择"File>>Import..."导入功能；3)按照提示完成后续操作。该方法适用于SDK异常闪退的情况，通过重置配置恢复软件正常运行。操作过程需注意备份重要项目文件。
2025-07-05 10:51:13
100
原创 ZYNQ MPSOC GTH aurora8b10b IP的修改与仿真
本文介绍了GT收发器IP核的顶层模块接口设置与仿真验证过程。首先展示了基于开发板修改的接口定义，包含差分时钟输入、串行数据通道、用户复位信号等关键端口。在仿真部分，详细描述了8B/10B模式下PRBS（伪随机二进制序列）生成器的实现方法，包括数据发送逻辑、状态控制寄存器以及PRBS序列生成模块的参数化配置。仿真结果显示系统能够正确实现初始字符对齐后持续发送PRBS测试数据的功能验证。整个设计通过同步时钟域控制，确保了数据传输的可靠性。
2025-07-03 17:06:55
78
原创 FPGA MIPI DSI介绍（2）
本文介绍了FPGA MIPI DSI的通道管理机制。DSI物理层通过1-4个数据通道进行高速数据传输，在SoT和EoT之间完成N字节传输（低位在前）。多通道管理层负责将数据拆分到多个通道发送，并在接收端重组。由于各通道传输速度不同，已完成传输的通道可提前进入低功耗状态。系统设计需确保接收端带宽不低于发送端，且协议层与物理层间无握手协议，要求数据包完整传输。文章通过示意图展示了2通道传输时数据拆分和重组的差异。
2025-07-03 11:38:28
118
原创 ZYNQ MPSoC 的 SYSMON 介绍
摘要 SYSMON是Xilinx ZYNQ UltraScale+ MPSoC器件中的系统监控模块，用于监测芯片工作状态和环境参数。该模块包含12位ADC、温度/电压传感器等组件，支持200KSPS采样率。主要功能包括温度电压监测、阈值报警、外部模拟信号测量等。可通过PS的APB接口或PL的AXI接口访问，应用于系统健康监测、热管理、电源验证等场景。PL SYSMON需额外VCCINT供电，其架构与PS SYSMON相似，支持JTAG/IIC/DRP等多种访问方式。
2025-07-03 10:09:53
366
原创 FPGA FMC 接口
摘要：FMC（FPGA Mezzanine Card）是由VITA 57标准定义的FPGA扩展接口，包含子板和载卡两部分，通过标准连接器实现模块化设计。该接口提供LPC（160引脚）和HPC（400引脚）两种连接器，支持高达10Gb/s的差分信号传输，具有高带宽（总带宽40Gb/s）、强兼容性和灵活扩展性等特点。FMC标准化的设计允许快速更换子板模块，满足不同I/O需求，在FPGA应用中实现高效硬件扩展与复用。（149字）
2025-07-01 15:06:52
385
原创 ZYNQ MPSOC PL端DDR4读写--介绍（1）
DDR4内存技术解析与Xilinx MIG IP应用 摘要：DDR4作为第四代双倍数据率同步动态随机存储器，相比DDR3具有显著优势：频率提升至1600-3200MHz（最高4800MHz+），带宽翻倍，工作电压降至1.2V，单条容量可达64GB以上，采用288针新接口。其创新Bank Group架构提升并行访问效率，优化时序参数。Xilinx MIG IP核为FPGA提供DDR4控制接口，通过用户端命令接口（app_cmd/app_addr）和物理层接口实现读写操作。读写时序支持背靠背连续操作模式：写操作
2025-07-01 14:39:54
219
原创 FPGA 40G到100G光纤数据传输QSFP
QSFP是一种高密度光纤/铜缆传输模块，主要用于数据中心和高性能计算。其核心特点包括：四通道并行传输（支持40Gbps至400Gbps）、紧凑设计、热插拔功能和低功耗。常见类型有QSFP+（40G）、QSFP28（100G）等，传输距离从100米到10公里不等。接口分为MTP/MPO和LC两种，前者适合短距离多通道连接，后者适用于长距离传输。硬件设计需注意ModSelL、ResetL和LpMode引脚的控制逻辑，以及GTH收发器的BANK与时钟配置。QSFP模块因其高带宽和灵活性，在现代网络基础设施中扮演着
2025-06-27 17:22:18
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原创 verilog ascii码 0-99翻译成16进制数
该Verilog模块实现了ASCII码到16进制数的转换（0-99范围）。模块采用时钟同步设计，输入为十位和个位的ASCII码字符，输出为对应的16进制数值。转换逻辑首先检查输入是否为数字字符（0x30-0x39），若是则减去0x30得到实际数值，非数字字符则处理为0。最终输出为(十位值×10 + 个位值)。模块包含异步复位功能，复位时所有输出清零。这种设计适用于需要将ASCII码数字转换为二进制数值的数字电路应用。
2025-06-27 09:26:37
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原创 vivado xdc 约束引脚上拉下拉
在 Vivado XDC 文件里设置 I2C（IIC）上拉电阻，需要针对特定的引脚做出上拉配置。下面为你提供设置 I2C 上拉的 XDC 约束示例：tcl。
2025-06-19 16:13:51
156
原创 matlab 求fir滤波器系数量化前和量化后的幅频响应对比图
本文通过MATLAB代码演示了FIR滤波器在8比特量化前后的幅频响应对比。首先设计了一个31阶Hamming窗低通滤波器（截止频率200Hz，采样率1000Hz），然后对系数进行8比特量化处理。通过绘制对数尺度（dB）和线性尺度下的幅频响应曲线对比图，可以直观观察到量化对滤波器性能的影响。量化函数采用均匀量化方法，计算量化步长后对原始系数进行四舍五入处理。这种方法有助于分析有限字长效应对数字滤波器性能的影响，为硬件实现提供参考依据。
2025-06-19 09:47:41
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原创 verilog 一个16 bit的定点数，高八位是整数部分，低八位是小数部分，如何转换为数码管10进制的显示。
摘要：本文介绍了将16位定点数（高8位整数+低8位小数）转换为7段数码管显示的Verilog实现方法。首先分离整数和小数部分，整数部分分解为百/十/个位（≤255），小数部分通过(data[7:0]*100)/256计算转换为两位十进制小数。Verilog模块fixed_point_to_decimal通过除法/取余运算实现数值分解，输出5位数码管驱动信号（3位整数+2位小数）。该设计适用于显示0.00~255.99范围内的定点数。
2025-06-17 13:53:32
170
原创 FPGA实现INA228的开发
INA228芯片通过I2C接口实现通信，支持1kHz-2.94MHz的传输速率。该器件采用7位地址加方向位的寻址方式，通过A0/A1引脚可配置16个不同地址。通信时需先发送寄存器指针值确定操作位置，写入操作需包含地址字节、寄存器指针及数据字节，读取操作则基于当前指针值获取数据。FPGA可通过Verilog实现其读写时序，需注意地址引脚采样时机和MSB的100ns保持时间要求。器件内置滤波器和触发器可减少总线噪声影响，但良好布局仍至关重要。典型操作包括设定指针值、写入配置和读取测量数据等步骤。
2025-06-16 09:31:33
124
原创 STM32定时器的种类作用
STM32系列MCU提供多种定时器模块，按功能可分为5类：高级定时器（PWM输出/电机控制）、通用定时器（传感器采样/PWM控制）、基本定时器（简单定时）、低功耗定时器和看门狗定时器（系统监控）。这些硬件定时器可独立运行，仅需初始化配置，基本不占用CPU资源。通过合理使用中断模式（控制中断频率、优化ISR代码）和DMA模式（数据自动传输），可进一步降低CPU负载。不同定时器适用于不同场景，开发时需结合功耗、实时性等需求选择，并注意资源分配平衡。
2025-06-06 14:09:48
86
原创 MATLAB绘制滤波器系数特性图
幅频响应图，幅频和相频响应组合图，零极点图，群延迟图，冲激响应图，阶跃响应图，综合滤波器特性分析图，对数频率坐标
2025-05-27 14:03:38
274
原创 MATLAB实现音频参数均衡器(PEQ)
参数均衡器(Parametric Equalizer, PEQ)是一种可以精确控制频率响应的音频处理工具。下面我将介绍如何在MATLAB中实现一个基本的PEQ。
2025-05-27 11:37:48
421
原创 声学测温度原理解释
FPGA 通过测距雷达测温度，固定测量距离，或者可以测出当前距离。已知距离，然后雷达发出声波到接收到回波的时间，可以计算出声速。通过声速，可以得到当前温度。ultrasound_controller.v雷达控制，产生10us脉冲，然后接收反射波，然后计算出接收和发出的时间差。clkdiv_generation.v–时钟分频，产生100KHz频率的一个时钟使能信号，即每10us产生一个时钟脉冲。temp_cal.v温度计算，通过时间差计算出声速。通过声速计算出当前温度。已知声速，就可以得到温度。
2025-04-11 21:54:32
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转载 第七届“复微杯“2025全国大学生电子设计大赛正式启动！
2021年登陆上交所科创板，形成“A+H”资本格局。“复微杯”全国大学生电子设计大赛是一项大学生科技竞赛活动，旨在加强我国电子专业高校学生自主创新意识和工程实践能力，激发学生对电子技术相关领域的学习和研究兴趣，提高动手能力，为我国集成电路产业培养大批优秀的后备人才。以竞赛促学习，以培训促提升，产学研协同创新，积聚优质项目，引导创业实践，助力我国集成电路产业快速发展。在“复微杯”，同学们不仅能提升专业技能，开拓眼界，强化实践能力，积累项目经验，同时能够结识优秀同学，获取市场信息，更全面地了解行业发展。
2025-03-25 09:29:30
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转载 第七届“复微杯“2025全国大学生电子设计大赛正式启动！
2021年登陆上交所科创板，形成“A+H”资本格局。“复微杯”全国大学生电子设计大赛是一项大学生科技竞赛活动，旨在加强我国电子专业高校学生自主创新意识和工程实践能力，激发学生对电子技术相关领域的学习和研究兴趣，提高动手能力，为我国集成电路产业培养大批优秀的后备人才。以竞赛促学习，以培训促提升，产学研协同创新，积聚优质项目，引导创业实践，助力我国集成电路产业快速发展。在“复微杯”，同学们不仅能提升专业技能，开拓眼界，强化实践能力，积累项目经验，同时能够结识优秀同学，获取市场信息，更全面地了解行业发展。
2025-03-25 09:29:30
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转载 第七届“复微杯“2025全国大学生电子设计大赛正式启动！
2021年登陆上交所科创板，形成“A+H”资本格局。“复微杯”全国大学生电子设计大赛是一项大学生科技竞赛活动，旨在加强我国电子专业高校学生自主创新意识和工程实践能力，激发学生对电子技术相关领域的学习和研究兴趣，提高动手能力，为我国集成电路产业培养大批优秀的后备人才。以竞赛促学习，以培训促提升，产学研协同创新，积聚优质项目，引导创业实践，助力我国集成电路产业快速发展。在“复微杯”，同学们不仅能提升专业技能，开拓眼界，强化实践能力，积累项目经验，同时能够结识优秀同学，获取市场信息，更全面地了解行业发展。
2025-03-25 09:29:30
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转载 第七届“复微杯“2025全国大学生电子设计大赛正式启动！
2021年登陆上交所科创板，形成“A+H”资本格局。“复微杯”全国大学生电子设计大赛是一项大学生科技竞赛活动，旨在加强我国电子专业高校学生自主创新意识和工程实践能力，激发学生对电子技术相关领域的学习和研究兴趣，提高动手能力，为我国集成电路产业培养大批优秀的后备人才。以竞赛促学习，以培训促提升，产学研协同创新，积聚优质项目，引导创业实践，助力我国集成电路产业快速发展。在“复微杯”，同学们不仅能提升专业技能，开拓眼界，强化实践能力，积累项目经验，同时能够结识优秀同学，获取市场信息，更全面地了解行业发展。
2025-03-25 09:29:30
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2021年登陆上交所科创板，形成“A+H”资本格局。“复微杯”全国大学生电子设计大赛是一项大学生科技竞赛活动，旨在加强我国电子专业高校学生自主创新意识和工程实践能力，激发学生对电子技术相关领域的学习和研究兴趣，提高动手能力，为我国集成电路产业培养大批优秀的后备人才。以竞赛促学习，以培训促提升，产学研协同创新，积聚优质项目，引导创业实践，助力我国集成电路产业快速发展。在“复微杯”，同学们不仅能提升专业技能，开拓眼界，强化实践能力，积累项目经验，同时能够结识优秀同学，获取市场信息，更全面地了解行业发展。
2025-03-25 09:29:30
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2021年登陆上交所科创板，形成“A+H”资本格局。“复微杯”全国大学生电子设计大赛是一项大学生科技竞赛活动，旨在加强我国电子专业高校学生自主创新意识和工程实践能力，激发学生对电子技术相关领域的学习和研究兴趣，提高动手能力，为我国集成电路产业培养大批优秀的后备人才。以竞赛促学习，以培训促提升，产学研协同创新，积聚优质项目，引导创业实践，助力我国集成电路产业快速发展。在“复微杯”，同学们不仅能提升专业技能，开拓眼界，强化实践能力，积累项目经验，同时能够结识优秀同学，获取市场信息，更全面地了解行业发展。
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2021年登陆上交所科创板，形成“A+H”资本格局。“复微杯”全国大学生电子设计大赛是一项大学生科技竞赛活动，旨在加强我国电子专业高校学生自主创新意识和工程实践能力，激发学生对电子技术相关领域的学习和研究兴趣，提高动手能力，为我国集成电路产业培养大批优秀的后备人才。以竞赛促学习，以培训促提升，产学研协同创新，积聚优质项目，引导创业实践，助力我国集成电路产业快速发展。在“复微杯”，同学们不仅能提升专业技能，开拓眼界，强化实践能力，积累项目经验，同时能够结识优秀同学，获取市场信息，更全面地了解行业发展。
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2021年登陆上交所科创板，形成“A+H”资本格局。“复微杯”全国大学生电子设计大赛是一项大学生科技竞赛活动，旨在加强我国电子专业高校学生自主创新意识和工程实践能力，激发学生对电子技术相关领域的学习和研究兴趣，提高动手能力，为我国集成电路产业培养大批优秀的后备人才。以竞赛促学习，以培训促提升，产学研协同创新，积聚优质项目，引导创业实践，助力我国集成电路产业快速发展。在“复微杯”，同学们不仅能提升专业技能，开拓眼界，强化实践能力，积累项目经验，同时能够结识优秀同学，获取市场信息，更全面地了解行业发展。
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2021年登陆上交所科创板，形成“A+H”资本格局。“复微杯”全国大学生电子设计大赛是一项大学生科技竞赛活动，旨在加强我国电子专业高校学生自主创新意识和工程实践能力，激发学生对电子技术相关领域的学习和研究兴趣，提高动手能力，为我国集成电路产业培养大批优秀的后备人才。以竞赛促学习，以培训促提升，产学研协同创新，积聚优质项目，引导创业实践，助力我国集成电路产业快速发展。在“复微杯”，同学们不仅能提升专业技能，开拓眼界，强化实践能力，积累项目经验，同时能够结识优秀同学，获取市场信息，更全面地了解行业发展。
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FPGA 实现DS18B20的温度采集显示
2025-05-20
QT 下载：Download from your IP address is not allowed
2024-08-02
ZYNQ PS裸机开发RS485
2024-07-26
ZYNQ EMIO接口 SPI-OLED
2024-07-26
ZYNQ 学习定时器中断
2024-07-26
ZYNQ EMIF进行PS与PL间的数据交互
2024-07-19
ZYNQ AXI4 FDMA内存读写
2024-07-19
ZYNQ FPGA实现电子相册
2024-06-01
ZYNQ PL PS中断 共享中断
2024-05-30
ZYNQ I2C 通信例程-EEPROM
2024-05-24
Zynq-7000 PL端HDMI的显示控制
2024-05-24
ZYNQ ARM IIC EMIO读写ADXL345三轴陀螺仪
2024-05-23
ZYNQ BRAM实现PS与PL数据交互
2024-04-23
ZYNQ-PL读写PS端DDR数据
2024-04-23
基于FPGA的打地鼠实验
2024-01-09
FPGA 篮球计分器设计
2023-12-30
基于FPGA 的cordic算法实现sin和cosine波形发生器
2023-07-03
基于FPGA的cordic算法实现DDS-sincos
2023-07-03
基于FPGA驱动液晶显示器12864单色图片显示设计验证
2023-06-02
基于FPGA的64位8级流水线加法器
2023-03-05
smic.18工艺的memory compiler
2022-12-15
基于FPGA的DS1302设计 quartus II
2022-12-01
基于FPGA实现坦克大战游戏 basy3
2022-07-04
FPGA DDR4读写测试实验
2025-06-24
FPGA LM75温度采集
2025-06-24
FPGA实现RTC实时时钟的数码管显示
2025-05-20
FPGA实现eeprom的读写
2025-05-20
FPGA实现DHT11数字温湿度采集显示
2025-05-20
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